Un serializador/deserializador ( SerDes ) es un par de bloques funcionales comúnmente utilizados en comunicaciones de alta velocidad para compensar entradas/salidas limitadas. Estos bloques convierten datos entre datos en serie e interfaces paralelas en cada dirección. El término "SerDes" se refiere genéricamente a interfaces utilizadas en diversas tecnologías y aplicaciones. El uso principal de un SerDes es proporcionar transmisión de datos a través de una sola línea o un par diferencial para minimizar la cantidad de interconexiones y pines de E/S.
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La función SerDes básica se compone de dos bloques funcionales: el bloque Parallel In Serial Out (PISO) (también conocido como convertidor paralelo a serie) y el bloque Serial In Parallel Out (SIPO) (también conocido como convertidor serie a paralelo). Hay 4 arquitecturas SerDes diferentes: (1) SerDes de reloj paralelo, (2) SerDes de reloj integrado, (3) SerDes 8b/10b, (4) SerDes de bits entrelazados.
El bloque PISO (entrada paralela, salida serie) normalmente tiene una entrada de reloj paralela, un conjunto de líneas de entrada de datos y pestillos de datos de entrada. Puede utilizar un bucle de bloqueo de fase (PLL) interno o externo para multiplicar el reloj paralelo entrante hasta la frecuencia en serie. La forma más simple de PISO tiene un registro de desplazamiento único que recibe los datos paralelos una vez por reloj paralelo y los desplaza a la velocidad de reloj en serie más alta. Las implementaciones también pueden hacer uso de un registro de doble búfer para evitar la metaestabilidad al transferir datos entre dominios de reloj.
El bloque SIPO (entrada serie, salida paralela) normalmente tiene una salida de reloj de recepción, un conjunto de líneas de salida de datos y pestillos de datos de salida. Es posible que el reloj de recepción se haya recuperado de los datos mediante la técnica de recuperación del reloj en serie . Sin embargo, los SerDes que no transmiten un reloj utilizan un reloj de referencia para bloquear el PLL en la frecuencia de transmisión correcta, evitando frecuencias armónicas bajas presentes en el flujo de datos . Luego, el bloque SIPO divide el reloj entrante a la velocidad paralela. Las implementaciones suelen tener dos registros conectados como un búfer doble. Un registro se utiliza para registrar el flujo en serie y el otro se utiliza para contener los datos para el lado paralelo más lento.
Algunos tipos de SerDes incluyen bloques de codificación/decodificación. El objetivo de esta codificación/decodificación suele ser establecer al menos límites estadísticos en la velocidad de las transiciones de la señal para permitir una recuperación más sencilla del reloj en el receptor, proporcionar encuadre y equilibrio de CC .
El reloj paralelo SerDes se utiliza normalmente para serializar una entrada de bus paralelo junto con direcciones de datos y señales de control. La secuencia serializada se envía junto con un reloj de referencia. La tolerancia a la fluctuación del reloj en el serializador es de 5 a 10 ps rms. [ se necesita aclaración ]
Un reloj integrado SerDes serializa los datos y el reloj en una sola secuencia. Primero se transmite un ciclo de señal de reloj, seguido del flujo de bits de datos; esto crea un flanco ascendente periódico al inicio del flujo de bits de datos. Como el reloj está incorporado explícitamente y puede recuperarse del flujo de bits, la tolerancia a la fluctuación del reloj del serializador (transmisor) se relaja a 80–120 ps rms, mientras que la disparidad del reloj de referencia en el deserializador puede ser de ±50 000 ppm (es decir, 5 %). .
8b/10b SerDes asigna cada byte de datos a un código de 10 bits antes de serializar los datos. El deserializador utiliza el reloj de referencia para monitorear el reloj recuperado del flujo de bits. Como la información del reloj se sintetiza en el flujo de bits de datos, en lugar de incorporarla explícitamente, la tolerancia a la fluctuación del reloj del serializador (transmisor) es de 5 a 10 ps rms y la disparidad del reloj de referencia en el deserializador es de ±100 ppm.
Un esquema de codificación común utilizado con SerDes es la codificación 8b/10b . Esto admite el equilibrio de CC, proporciona encuadre y garantiza transiciones frecuentes, lo que permite al receptor extraer el reloj integrado. Los códigos de control permiten el entramado, normalmente al inicio de un paquete. Las interfaces laterales paralelas SerDes 8b/10b típicas tienen una línea de reloj, una línea de control y 8 líneas de datos.
Dichos bloques de serializador más codificador 8b/10b y deserializador más decodificador se definen en la especificación Gigabit Ethernet .
Otro esquema de codificación común utilizado con SerDes es la codificación 64b/66b . Este esquema ofrece estadísticamente equilibrio de CC y transiciones mediante el uso de un codificador. El encuadre se entrega a través de transiciones deterministas de los bits de encuadre agregados.
Estos bloques de codificador serializador más 64b/66b y deserializador más decodificador se definen en la especificación 10 Gigabit Ethernet . El lado de transmisión comprende un codificador 64b/66b, un codificador y una caja de cambios que convierte la señal 66b a una interfaz de 16 bits. Luego, otro serializador convierte esta interfaz de 16 bits en una señal completamente en serie.
SerDes entrelazado de bits multiplexa varios flujos de datos en serie más lentos en flujos en serie más rápidos, y el receptor demultiplexa los flujos de bits más rápidos en flujos más lentos.
El Optical Internetworking Forum (OIF) ha publicado los Acuerdos de Interoperabilidad (IAs) de E/S Eléctricas Comunes (CEI), que han definido seis generaciones de la interfaz eléctrica de SerDes, en 3.125, 6, 10, 28, 56 y 112 Gb/ s. La OIF ha anunciado nuevos proyectos a 224 Gb/s. La OIF también publicó tres generaciones anteriores de interfaces eléctricas. Estos IA han sido adoptados, adaptados o han influido en las interfaces eléctricas de alta velocidad definidas por IEEE 802.3 , Infiniband , RapidIO , Fibre Channel y muchos otros organismos.