Row hammer (también escrito como rowhammer ) es un exploit de seguridad informática que aprovecha un efecto secundario no deseado y no deseado en la memoria de acceso aleatorio dinámico (DRAM) en el que las celdas de memoria interactúan eléctricamente entre sí mediante la pérdida de sus cargas, posiblemente cambiando el contenido de las filas de memoria cercanas que no fueron abordadas en el acceso a la memoria original. Esta elusión del aislamiento entre las celdas de memoria DRAM es resultado de la alta densidad de celdas en la DRAM moderna, y puede ser activada por patrones de acceso a la memoria especialmente diseñados que activan rápidamente las mismas filas de memoria numerosas veces. [1] [2] [3]
El efecto martillo de fila se ha utilizado en algunos ataques de seguridad informática de escalada de privilegios , [2] [4] [5] [6] y los ataques basados en red también son teóricamente posibles. [7] [8]
Existen diferentes técnicas basadas en hardware para evitar que se produzca el efecto martillo de fila, incluido el soporte requerido en algunos procesadores y tipos de módulos de memoria DRAM . [9] [10]
En la memoria RAM dinámica (DRAM), cada bit de datos almacenados ocupa una celda de memoria separada que se implementa eléctricamente con un condensador y un transistor . El estado de carga de un condensador (cargado o descargado) es lo que determina si una celda DRAM almacena "1" o "0" como valor binario . Una gran cantidad de celdas de memoria DRAM se empaquetan en circuitos integrados , junto con cierta lógica adicional que organiza las celdas para los fines de lectura, escritura y actualización de los datos. [11] [12]
Las celdas de memoria (cuadrados azules en ambas ilustraciones) se organizan a su vez en matrices y se direccionan mediante filas y columnas. Una dirección de memoria aplicada a una matriz se divide en la dirección de fila y la dirección de columna, que son procesadas por los decodificadores de direcciones de fila y columna (en ambas ilustraciones, rectángulos verdes verticales y horizontales, respectivamente). Después de que una dirección de fila selecciona la fila para una operación de lectura (la selección también se conoce como activación de fila ), los bits de todas las celdas de la fila se transfieren a los amplificadores de detección que forman el búfer de fila (cuadrados rojos en ambas ilustraciones), desde donde se selecciona el bit exacto utilizando la dirección de columna. En consecuencia, las operaciones de lectura son de naturaleza destructiva porque el diseño de la DRAM requiere que las celdas de memoria se reescriban después de que se hayan leído sus valores transfiriendo las cargas de las celdas al búfer de fila. Las operaciones de escritura decodifican las direcciones de manera similar, pero como resultado del diseño, se deben reescribir filas enteras para que se cambie el valor de un solo bit. [1] : 2–3 [11] [12] [13]
Como resultado de almacenar bits de datos mediante condensadores que tienen una tasa de descarga natural, las celdas de memoria DRAM pierden su estado con el tiempo y requieren la reescritura periódica de todas las celdas de memoria, que es un proceso conocido como refresco. [1] : 3 [11] Como otro resultado del diseño, la memoria DRAM es susceptible a cambios aleatorios en los datos almacenados, que se conocen como errores de memoria blanda y se atribuyen a los rayos cósmicos y otras causas. Existen diferentes técnicas que contrarrestan los errores de memoria blanda y mejoran la confiabilidad de la DRAM, de las cuales la memoria de código corrector de errores (ECC) y sus variantes avanzadas (como la memoria lockstep ) son las más utilizadas. [14]
El aumento de la densidad de los circuitos integrados de DRAM ha dado lugar a celdas de memoria físicamente más pequeñas que contienen menos carga, lo que da como resultado márgenes de ruido operativo más bajos , mayores tasas de interacciones electromagnéticas entre celdas de memoria y una mayor posibilidad de pérdida de datos. Como resultado, se han observado errores de perturbación , causados por celdas que interfieren con el funcionamiento de las demás y que se manifiestan como cambios aleatorios en los valores de los bits almacenados en las celdas de memoria afectadas. La conciencia de los errores de perturbación se remonta a principios de la década de 1970 y a Intel 1103 como el primer circuito integrado DRAM disponible comercialmente; desde entonces, los fabricantes de DRAM han empleado varias técnicas de mitigación para contrarrestar los errores de perturbación, como mejorar el aislamiento entre celdas y realizar pruebas de producción. Sin embargo, los investigadores demostraron en un análisis de 2014 que los chips SDRAM DDR3 disponibles comercialmente fabricados en 2012 y 2013 son susceptibles a errores de perturbación, al tiempo que utilizan el término martillo de fila para nombrar el efecto secundario asociado que llevó a los cambios de bits observados . [1] [3] [15]
La posibilidad de que se produzca el efecto martillo de fila en la memoria DDR3 [16] se atribuye principalmente a la alta densidad de celdas de memoria de la DDR3 y a los resultados de las interacciones asociadas entre las celdas, mientras que las activaciones rápidas de las filas de la DRAM se han determinado como la causa principal. Las activaciones frecuentes de las filas provocan fluctuaciones de voltaje en las líneas de selección de filas asociadas, que se ha observado que inducen tasas de descarga más altas que las naturales en los condensadores que pertenecen a filas de memoria cercanas (adyacentes, en la mayoría de los casos), que se denominan filas víctimas ; si las celdas de memoria afectadas no se actualizan antes de que pierdan demasiada carga, se producen errores de perturbación. Las pruebas muestran que se puede observar un error de perturbación después de realizar alrededor de 139.000 accesos posteriores a las filas de memoria (con vaciados de caché ), y que hasta una celda de memoria de cada 1.700 celdas puede ser susceptible. Esas pruebas también muestran que la tasa de errores de perturbación no se ve afectada sustancialmente por el aumento de la temperatura ambiente, mientras que depende del contenido real de la DRAM porque ciertos patrones de bits dan como resultado tasas de error de perturbación significativamente más altas. [1] [2] [15] [17]
Una variante llamada martilleo de doble cara implica activaciones dirigidas de dos filas de DRAM que rodean a una fila víctima: en la ilustración proporcionada en esta sección, esta variante activaría ambas filas amarillas con el objetivo de inducir cambios de bits en la fila violeta, que en este caso sería la fila víctima. Las pruebas muestran que este enfoque puede resultar en una tasa significativamente mayor de errores de perturbación, en comparación con la variante que activa solo una de las filas de DRAM vecinas de la fila víctima. [4] [18] : 19–20 [19]
A medida que los proveedores de DRAM han implementado mitigaciones, los patrones tuvieron que volverse más sofisticados para evitar las mitigaciones de martillo de fila. Los patrones de martillo de fila más recientes incluyen patrones no uniformes basados en frecuencia. [20] Estos patrones consisten en muchos pares de agresores de doble cara donde cada uno de ellos es golpeado con una frecuencia, fase y amplitud diferentes. Al usar esto y sincronizar patrones con el comando REFRESH, es posible determinar de manera muy efectiva los "puntos ciegos" donde la mitigación ya no puede brindar protección. Basándose en esta idea, los académicos construyeron un fuzzer de martillo de fila llamado Blacksmith [21] que puede evitar las mitigaciones existentes en todos los dispositivos DDR4.
Existen diferentes métodos para detectar, prevenir, corregir o mitigar con mayor o menor éxito el efecto martillo de fila. Las pruebas muestran que el código de corrección de errores simple , que proporciona capacidades de corrección de errores simples y detección de errores dobles (SECDED), no puede corregir o detectar todos los errores de perturbación observados porque algunos de ellos incluyen más de dos bits invertidos por palabra de memoria . [1] : 8 [15] : 32 Además, la investigación muestra que los cambios de martillo de fila de tres bits dirigidos con precisión evitan que la memoria ECC note las modificaciones. [22] [23]
Una solución menos eficaz es introducir una actualización de memoria más frecuente, con intervalos de actualización más cortos que los 64 ms habituales, [a] pero esta técnica da como resultado un mayor consumo de energía y una mayor sobrecarga de procesamiento; algunos proveedores proporcionan actualizaciones de firmware que implementan este tipo de mitigación. [24] Una de las medidas de prevención más complejas realiza una identificación basada en contadores de filas de memoria a las que se accede con frecuencia y actualiza de forma proactiva sus filas vecinas; otro método emite actualizaciones aleatorias poco frecuentes adicionales de las filas de memoria vecinas a las filas a las que se accede, independientemente de su frecuencia de acceso. La investigación muestra que estas dos medidas de prevención causan impactos insignificantes en el rendimiento. [1] : 10–11 [25]
Desde el lanzamiento de la microarquitectura Ivy Bridge , los procesadores Intel Xeon admiten la denominada actualización de fila pseudoobjetivo (pTRR) que se puede utilizar en combinación con módulos de memoria dual en línea DDR3 compatibles con pTRR (DIMM) para mitigar el efecto martillo de fila al actualizar automáticamente las posibles filas víctimas, sin impacto negativo en el rendimiento o el consumo de energía. Cuando se utilizan con DIMM que no son compatibles con pTRR, estos procesadores Xeon recurren de forma predeterminada a la realización de actualizaciones de DRAM al doble de la frecuencia habitual, lo que da como resultado una latencia de acceso a la memoria ligeramente mayor y puede reducir el ancho de banda de la memoria hasta en un 2-4%. [9]
El estándar de memoria móvil LPDDR4 publicado por JEDEC [26] incluye soporte de hardware opcional para el llamado refresco de fila objetivo (TRR) que evita el efecto martillo de fila sin afectar negativamente el rendimiento o el consumo de energía. [10] [27] [28] Además, algunos fabricantes implementan TRR en sus productos DDR4 , [29] [30] aunque no es parte del estándar de memoria DDR4 publicado por JEDEC. [31] Internamente, TRR identifica posibles filas víctimas, contando el número de activaciones de fila y comparándolo con valores de recuento de activación máxima (MAC) y ventana de activación máxima (t MAW ) específicos del chip predefinidos , y actualiza estas filas para evitar cambios de bits. El valor MAC es el número total máximo de activaciones de fila que se pueden encontrar en una fila DRAM particular dentro de un intervalo de tiempo que es igual o más corto que la cantidad de tiempo t MAW antes de que sus filas vecinas se identifiquen como filas víctimas; TRR también puede marcar una fila como una fila víctima si la suma de activaciones de fila para sus dos filas vecinas alcanza el límite MAC dentro de la ventana de tiempo t MAW . [26] [32] La investigación mostró que las mitigaciones de TRR implementadas en UDIMM DDR4 y chips LPDDR4X de dispositivos producidos entre 2019 y 2020 no son efectivas para proteger contra Rowhammer. [20]
Debido a su necesidad de una gran cantidad de activaciones de filas de DRAM realizadas rápidamente, los exploits de martillo de fila emiten una gran cantidad de accesos a memoria no almacenada en caché que causan errores de caché , que se pueden detectar monitoreando la tasa de errores de caché en busca de picos inusuales utilizando contadores de rendimiento de hardware . [4] [33]
La versión 5.0 del software de diagnóstico de memoria MemTest86 , lanzada el 3 de diciembre de 2013, agregó una prueba de martillo de fila que verifica si la RAM de la computadora es susceptible a errores de perturbación, pero solo funciona si la computadora arranca UEFI ; sin UEFI, arranca una versión anterior sin prueba de martillo. [34]
La protección de memoria , como forma de evitar que los procesos accedan a memoria que no ha sido asignada a cada uno de ellos, es uno de los conceptos detrás de la mayoría de los sistemas operativos modernos . Al utilizar la protección de memoria en combinación con otros mecanismos relacionados con la seguridad como los anillos de protección , es posible lograr la separación de privilegios entre procesos, en la que los programas y los sistemas informáticos en general se dividen en partes limitadas a los privilegios específicos que requieren para realizar una tarea en particular. El uso de la separación de privilegios también puede reducir el alcance del daño potencial causado por ataques a la seguridad informática al restringir sus efectos a partes específicas del sistema. [35] [36]
Los errores de perturbación (explicados en la sección anterior) derrotan de manera efectiva varias capas de protección de memoria al " cortocircuitarlas " a un nivel de hardware muy bajo, creando prácticamente un tipo de vector de ataque único que permite a los procesos alterar el contenido de partes arbitrarias de la memoria principal manipulando directamente el hardware de memoria subyacente. [2] [4] [18] [37] En comparación, los vectores de ataque "convencionales", como los desbordamientos de búfer, tienen como objetivo eludir los mecanismos de protección a nivel de software, explotando varios errores de programación para lograr alteraciones de contenidos de la memoria principal que de otro modo serían inaccesibles. [38]
La investigación inicial sobre el efecto martillo en fila, publicada en junio de 2014, describió la naturaleza de los errores de perturbación e indicó el potencial para construir un ataque, pero no proporcionó ningún ejemplo de un exploit de seguridad funcional. [1] Un artículo de investigación posterior de octubre de 2014 no insinuó la existencia de ningún problema relacionado con la seguridad que surja del efecto martillo en fila. [16]
El 9 de marzo de 2015, el Proyecto Zero de Google reveló dos exploits de escalada de privilegios de trabajo basados en el efecto martillo de fila, estableciendo su naturaleza explotable en la arquitectura x86-64 . Uno de los exploits revelados apunta al mecanismo de Google Native Client (NaCl) para ejecutar un subconjunto limitado de instrucciones de máquina x86-64 dentro de un sandbox , [18] : 27 explotando el efecto martillo de fila para escapar del sandbox y obtener la capacidad de emitir llamadas al sistema directamente. Esta vulnerabilidad de NaCl , rastreada como CVE - 2015-0565, se ha mitigado modificando NaCl para que no permita la ejecución de la instrucción de máquina ( vaciado de línea de caché [39] ), que anteriormente se creía que era necesaria para construir un ataque de martillo de fila efectivo. [2] [4] [37]clflush
El segundo exploit revelado por Project Zero se ejecuta como un proceso Linux sin privilegios en la arquitectura x86-64, explotando el efecto row hammer para obtener acceso sin restricciones a toda la memoria física instalada en una computadora. Al combinar los errores de perturbación con la pulverización de memoria , este exploit es capaz de alterar las entradas de la tabla de páginas [18] : 35 utilizadas por el sistema de memoria virtual para mapear direcciones virtuales a direcciones físicas , lo que da como resultado que el exploit obtenga acceso sin restricciones a la memoria. [18] : 34, 36–57 Debido a su naturaleza y la incapacidad de la arquitectura x86-64 para realizar clflushuna instrucción de máquina privilegiada, este exploit difícilmente puede mitigarse en computadoras que no usan hardware con mecanismos de prevención de row hammer integrados. Al probar la viabilidad de los exploits, Project Zero descubrió que aproximadamente la mitad de las 29 computadoras portátiles probadas experimentaron errores de perturbación, y algunos de ellos ocurrieron en computadoras portátiles vulnerables en menos de cinco minutos de ejecución de código que induce row hammer; Las computadoras portátiles probadas se fabricaron entre 2010 y 2014 y utilizaron memoria DDR3 no ECC. [2] [4] [37]
En julio de 2015, un grupo de investigadores de seguridad publicó un artículo que describe una forma independiente de la arquitectura y del conjunto de instruccionesclflush para explotar el efecto Row Hammer. En lugar de depender de la instrucción para realizar vaciados de caché, este enfoque logra accesos a memoria no almacenada en caché al provocar una tasa muy alta de desalojo de caché utilizando patrones de acceso a memoria cuidadosamente seleccionados. Aunque las políticas de reemplazo de caché difieren entre procesadores, este enfoque supera las diferencias arquitectónicas al emplear un algoritmo de estrategia de desalojo de caché adaptativo . [18] : 64–68 La prueba de concepto para este enfoque se proporciona tanto como una implementación de código nativo como una implementación de JavaScript puro que se ejecuta en Firefox 39. La implementación de JavaScript, llamada Rowhammer.js , [40] utiliza grandes matrices tipificadas y se basa en su asignación interna utilizando páginas grandes ; como resultado, demuestra una explotación de muy alto nivel de una vulnerabilidad de muy bajo nivel. [41] [42] [43] [44]
En octubre de 2016, los investigadores publicaron DRAMMER, una aplicación para Android que utiliza el método Row Hammer, junto con otros métodos, para obtener acceso a la raíz de forma fiable en varios teléfonos inteligentes populares. [45] La vulnerabilidad fue reconocida como CVE - 2016-6728 [46] y Google publicó una mitigación en el plazo de un mes. Sin embargo, debido a la naturaleza general de las posibles implementaciones del ataque, es difícil implementar de forma fiable un parche de software eficaz. A junio de 2018, la mayoría de las propuestas de parches realizadas por la academia y la industria eran poco prácticas de implementar o insuficientes para detener todos los ataques. Como mitigación, los investigadores propusieron una defensa ligera que evita los ataques basados en el acceso directo a memoria (DMA) aislando los búferes de DMA con filas de protección. [47] [48]
En mayo de 2021, un equipo de investigación de Google anunció un nuevo exploit, Half-Double, que aprovecha el empeoramiento de la física de algunos de los chips DRAM más nuevos. [49]
En marzo de 2024, un grupo de investigadores de ETH Zürich anunció ZenHammer, un exploit rowhammer para chips AMD Zen , y también anunció el primer uso de rowhammer para explotar DDR5 SDRAM . [50] [51]
En junio de 2024, un grupo de investigadores de la ETH de Zúrich anunció RISC-H, un exploit Rowhammer para chips RISC-V . Este es el primer estudio Rowhammer sobre RISC-V. [52]
InfoWorld9 de marzo de 2015, por Serdar Yegulalp