El proceso de 65 nm es un nodo litográfico avanzado que se utiliza en la fabricación de semiconductores CMOS ( MOSFET ) de volumen . Los anchos de línea impresos (es decir, las longitudes de compuerta del transistor ) pueden alcanzar valores tan bajos como 25 nm en un proceso nominal de 65 nm, mientras que el paso entre dos líneas puede ser mayor que 130 nm. [1]
A modo de comparación , los ribosomas celulares tienen un diámetro de unos 20 nm de extremo a extremo. Un cristal de silicio a granel tiene una constante reticular de 0,543 nm, por lo que estos transistores tienen un diámetro del orden de 100 átomos . En septiembre de 2007, Intel , AMD , IBM , UMC y Chartered también producían chips de 65 nm.
Si bien los tamaños de las características pueden dibujarse a 65 nm o menos, las longitudes de onda de la luz que se utilizan para la litografía son 193 nm y 248 nm. La fabricación de características de longitud de onda inferior requiere tecnologías de imagen especiales, como la corrección de proximidad óptica y las máscaras de desplazamiento de fase . El costo de estas técnicas aumenta sustancialmente el costo de fabricación de productos semiconductores de longitud de onda inferior, y el costo aumenta exponencialmente con cada nodo tecnológico que avanza. Además, estos costos se multiplican por un número cada vez mayor de capas de máscara que deben imprimirse con el paso mínimo y la reducción del rendimiento al imprimir tantas capas en la vanguardia de la tecnología. Para los nuevos diseños de circuitos integrados, esto se tiene en cuenta en los costos de creación de prototipos y producción.
El espesor de la compuerta, otra dimensión importante, se reduce a tan solo 1,2 nm (Intel). Solo unos pocos átomos aíslan la parte del "interruptor" del transistor, lo que hace que la carga fluya a través de ella. Esta fuga no deseada es causada por el efecto túnel cuántico . La nueva química de los dieléctricos de compuerta de alto valor κ debe combinarse con las técnicas existentes, incluida la polarización del sustrato y los voltajes de umbral múltiples, para evitar que la fuga consuma energía de manera prohibitiva.
Los artículos de IEDM de Intel de 2002, 2004 y 2005 ilustran la tendencia de la industria de que los tamaños de los transistores ya no pueden escalarse junto con el resto de las dimensiones de las características (el ancho de la compuerta solo cambió de 220 nm a 210 nm al pasar de tecnologías de 90 nm a 65 nm). Sin embargo, las interconexiones (de metal y de paso de polietileno) siguen reduciéndose, lo que reduce el área del chip y el costo del mismo, además de acortar la distancia entre los transistores, lo que conduce a dispositivos de mayor rendimiento y mayor complejidad en comparación con los nodos anteriores. El proceso de 65 nm de Intel tiene una densidad de transistores de 2,08 millones de transistores por milímetro cuadrado (MTr/mm2). [2]
En realidad, existen dos versiones del proceso: CS200, centrada en el alto rendimiento, y CS200A, centrada en el bajo consumo.
[3] [4]
{{cite news}}: CS1 maint: unfit URL (link)