La jerarquía digital plesiócrona ( PDH ) es una tecnología utilizada en redes de telecomunicaciones para transportar grandes cantidades de datos a través de equipos de transporte digital como sistemas de radio de microondas y fibra óptica . [1] El término plesiócrono se deriva del griego plēsios , que significa cerca, y chronos , tiempo, y se refiere al hecho de que las redes PDH funcionan en un estado en el que diferentes partes de la red están casi, pero no del todo, sincronizadas .
Las redes de transporte troncal reemplazaron a las redes PDH por equipos de jerarquía digital síncrona (SDH) o de redes ópticas síncronas (SONET) durante los diez años que terminaron alrededor del cambio de milenio (2000), [2] cuyas cargas útiles flotantes relajaron los requisitos de sincronización más estrictos de la tecnología de redes PDH. El costo en América del Norte fue de 4.500 millones de dólares solo en 1998, [2] p. 171.
El PDH permite la transmisión de flujos de datos que funcionan nominalmente a la misma velocidad, pero que permiten cierta variación de la velocidad en torno a una velocidad nominal. Por analogía, dos relojes funcionan nominalmente a la misma velocidad, registrando 60 segundos por minuto. Sin embargo, no existe un vínculo entre los relojes que garantice que funcionen exactamente a la misma velocidad, y es muy probable que uno funcione ligeramente más rápido que el otro.
La velocidad de transmisión de datos se controla mediante un reloj en el equipo que genera los datos. Se permite que la velocidad varíe en ±50 ppm de 2048 kbit/s (según la recomendación de la UIT-T [3] ). Esto significa que diferentes flujos de datos pueden (y probablemente lo hagan) funcionar a velocidades ligeramente diferentes entre sí.
Para transportar múltiples flujos de datos de un lugar a otro a través de un medio de transmisión común, se multiplexan en grupos de cuatro. Debido a que cada uno de los cuatro flujos de datos no necesariamente se ejecuta a la misma velocidad, se debe introducir algún tipo de compensación. Normalmente, el multiplexor toma los datos de los cuatro flujos de datos entrantes de 2,048 Mbit/s y los introduce en un flujo de 2,112 Mbit/s a través de un almacenamiento intermedio, dejando una serie de espacios fijos en cada trama.
La velocidad de datos es, por tanto, 2,112 Mbit/sx (número de bits en una trama – número de espacios)/(número de bits en una trama).
Esto es ligeramente mayor que 2,048 Mbit/s + 50 ppm. Si se añade un espacio adicional, es ligeramente menor que 2,048 Mbit/s – 50 ppm. Por lo tanto, en promedio, la velocidad de datos se puede hacer exactamente igual a la velocidad de entrada añadiendo un espacio en algunos cuadros y no en otros. Este espacio adicional está en un lugar fijo en el cuadro y se denomina "bit rellenable". Si no contiene datos (es decir, es un espacio), se "rellena". Los datos de los 4 flujos de datos ahora están contenidos en 4 flujos de datos de 2,112 Mbit/s que son sincrónicos y pueden multiplexarse fácilmente para dar un único flujo de 8,448 Mbit/s tomando 1 bit del flujo n.° 1, seguido de 1 bit del flujo n.° 2, luego del n.° 3, luego del n.° 4, etc. Algunos de los espacios fijos acomodan una palabra de sincronización que permite al demultiplexor identificar el inicio de cada trama y otros contienen bits de control para cada flujo que indican si el bit rellenable está rellenado o no (es decir, contiene datos o no). El demultiplexor puede entonces invertir el proceso y producir 4 flujos de datos con exactamente la misma tasa de bits que antes. La irregularidad de sincronización se soluciona utilizando un bucle de enganche de fase .
Este esquema no permite la adición de un bit de relleno tan pronto como se requiere porque el bit rellenable está en un punto fijo en el marco, por lo que es necesario esperar hasta el intervalo de tiempo del bit rellenable. Esta espera da como resultado una "fluctuación del tiempo de espera" que puede ser arbitrariamente baja en frecuencia (es decir, hasta cero), por lo que no se puede eliminar por completo mediante los efectos de filtrado del bucle de bloqueo de fase. La peor relación de relleno posible sería 1 marco en 2, ya que esto da una fluctuación teórica de 0,5 bits, por lo que la relación de relleno se elige cuidadosamente para dar una fluctuación mínima teórica. Sin embargo, en un sistema práctico, la decisión real de rellenar o no se puede tomar comparando la dirección de lectura y la dirección de escritura del almacenamiento del búfer de entrada, de modo que la posición en el marco cuando se toma la decisión varía y agrega una segunda variable que depende de la longitud del almacenamiento.
El proceso se denomina a veces "justificación de pulsos" porque la "justificación" en la impresión consiste en añadir espacios para que cada línea ocupe el ancho de una columna completa. Se cree que se prefirió este término porque "... rellenar bits rellenables" y "la fluctuación del tiempo de espera es la fluctuación que se produce mientras se espera para rellenar un bit rellenable", aunque técnicamente es correcto, ¡suena como un pleonasmo !
Se utilizan técnicas similares para combinar cuatro × 8 Mbit/s, más relleno de bits y alineación de trama, lo que da 34 Mbit/s. Cuatro × 34 Mbit/s, da 140. Cuatro × 140 da 565.
En las redes de telecomunicaciones , los relojes independientes son relojes de precisión de funcionamiento libre ubicados en los nodos que se utilizan para la sincronización .
Los buffers de almacenamiento variable , instalados para acomodar variaciones en el retardo de transmisión entre nodos, son lo suficientemente grandes como para acomodar pequeñas desviaciones de tiempo ( fase ) entre los relojes nodales que controlan la transmisión. El tráfico puede interrumpirse ocasionalmente para permitir que los buffers se vacíen de algunos o todos los datos almacenados . [4]
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