Los tiempos de memoria o tiempos de RAM describen la información de tiempo de un módulo de memoria o de la LPDDRx integrada. Debido a las cualidades inherentes de VLSI y de la microelectrónica, los chips de memoria requieren tiempo para ejecutar completamente los comandos. Si se ejecutan los comandos demasiado rápido, se producirán daños en los datos y se producirá inestabilidad en el sistema. Con un tiempo adecuado entre los comandos, los módulos/chips de memoria pueden tener la oportunidad de conmutar completamente los transistores, cargar los condensadores y enviar correctamente la información al controlador de memoria. Dado que el rendimiento del sistema depende de la velocidad con la que se pueda utilizar la memoria, este tiempo afecta directamente al rendimiento del sistema.
La temporización de la memoria de acceso aleatorio dinámica síncrona moderna (SDRAM) se indica comúnmente utilizando cuatro parámetros: CL , T RCD , T RP y T RAS en unidades de ciclos de reloj ; se escriben comúnmente como cuatro números separados por guiones, p. ej. , 7-8-8-24. El cuarto (t RAS ) a menudo se omite, o se agrega un quinto, la tasa de comandos , a veces (normalmente 2T o 1T, también escrito 2N, 1N). Estos parámetros (como parte de un todo más grande) especifican la latencia del reloj de ciertos comandos específicos emitidos a una memoria de acceso aleatorio . Los números más bajos implican una espera más corta entre comandos (como se determina en ciclos de reloj ).
Lo que determina la latencia absoluta (y, por lo tanto, el rendimiento del sistema) está determinado tanto por los tiempos como por la frecuencia del reloj de la memoria. Al traducir los tiempos de la memoria a latencia real, es importante tener en cuenta que los tiempos se expresan en unidades de ciclos de reloj , lo que para una memoria con una velocidad de datos doble es la mitad de la velocidad de transferencia que se suele citar. Sin conocer la frecuencia del reloj, es imposible afirmar si un conjunto de tiempos es "más rápido" que otro.
Por ejemplo, la memoria DDR3-2000 tiene una frecuencia de reloj de 1000 MHz, lo que produce un ciclo de reloj de 1 ns. Con este reloj de 1 ns, una latencia CAS de 7 da una latencia CAS absoluta de 7 ns. La memoria DDR3-2666 más rápida (con un reloj de 1333 MHz, o 0,75 ns por ciclo) puede tener una latencia CAS mayor de 9, pero a una frecuencia de reloj de 1333 MHz, la cantidad de tiempo para esperar 9 ciclos de reloj es de solo 6,75 ns. Es por esta razón que la memoria DDR3-2666 CL9 tiene una latencia CAS absoluta menor que la memoria DDR3-2000 CL7.
Tanto para DDR3 como para DDR4, las cuatro sincronizaciones descritas anteriormente no son las únicas sincronizaciones relevantes y brindan una descripción general muy breve del rendimiento de la memoria. Las sincronizaciones de memoria completas de un módulo de memoria se almacenan dentro del chip SPD de un módulo. En los módulos DIMM DDR3 y DDR4 , este chip es un chip de memoria flash PROM o EEPROM y contiene el formato de datos de la tabla de sincronizaciones estandarizado por JEDEC . Consulte el artículo SPD para conocer el diseño de la tabla entre las diferentes versiones de DDR y ejemplos de otra información de sincronizaciones de memoria que está presente en estos chips.
Las DIMM modernas incluyen un chip ROM de detección de presencia serial (SPD) que contiene los tiempos de memoria recomendados para la configuración automática, así como perfiles XMP con información de tiempos más rápidos (y voltajes más altos) para permitir un aumento del rendimiento mediante overclocking. El BIOS de una PC puede permitir al usuario realizar ajustes de tiempo manualmente en un intento por aumentar el rendimiento (con el posible riesgo de una disminución de la estabilidad) o, en algunos casos, para aumentar la estabilidad (mediante el uso de tiempos sugeridos). [ aclaración necesaria ]
Nota: El ancho de banda de la memoria mide el rendimiento de la memoria y generalmente está limitado por la tasa de transferencia, no por la latencia. Al intercalar el acceso a los múltiples bancos internos de la SDRAM, es posible transferir datos de forma continua a la tasa de transferencia máxima. Es posible que un mayor ancho de banda tenga un costo en términos de latencia. En particular, cada generación sucesiva de memoria DDR tiene tasas de transferencia más altas, pero la latencia absoluta no cambia significativamente y, especialmente cuando aparece por primera vez en el mercado, la nueva generación generalmente tiene una latencia más larga que la anterior.
Aumentar el ancho de banda de la memoria, incluso mientras se aumenta la latencia de la memoria, puede mejorar el rendimiento de un sistema informático con múltiples procesadores y/o múltiples subprocesos de ejecución. Un mayor ancho de banda también aumentará el rendimiento de los procesadores gráficos integrados que no tienen memoria de video dedicada pero usan RAM regular como VRAM . Los procesadores x86 modernos están altamente optimizados con técnicas como secuencias de instrucciones , ejecución fuera de orden , precarga de memoria , predicción de dependencia de memoria y predicción de bifurcación para cargar memoria de manera preventiva desde la RAM (y otros cachés) para acelerar la ejecución aún más. Con esta cantidad de complejidad de la optimización del rendimiento, es difícil afirmar con certeza los efectos que pueden tener los tiempos de memoria en el rendimiento. Diferentes cargas de trabajo tienen diferentes patrones de acceso a la memoria y se ven afectados de manera diferente en el rendimiento por estos tiempos de memoria.
En los sistemas Intel, la gestión y los tiempos de memoria se gestionan mediante el Código de referencia de memoria (MRC), una parte del BIOS . [1] [ Se necesita una mejor fuente ] [2]