La memoria de pista de carreras o memoria de pared de dominio ( DWM ) es un dispositivo de memoria no volátil experimental que se encuentra en desarrollo en el Centro de Investigación Almaden de IBM por un equipo dirigido por el físico Stuart Parkin . [1] Es un tema actual de investigación activa en el Instituto Max Planck de Física de Microestructuras en el grupo del Dr. Parkin. A principios de 2008, se demostró con éxito una versión de 3 bits. [2] Si se desarrollara con éxito, la memoria de pista de carreras ofrecería una densidad de almacenamiento superior a la de los dispositivos de memoria de estado sólido comparables como la memoria flash . [ cita requerida ]
La memoria de pista de carreras utiliza una corriente eléctrica coherente con el espín para mover dominios magnéticos a lo largo de un cable de permalloy nanoscópico de unos 200 nm de ancho y 100 nm de espesor. A medida que pasa la corriente a través del cable, los dominios pasan por cabezales magnéticos de lectura/escritura ubicados cerca del cable, que alteran los dominios para registrar patrones de bits. Un dispositivo de memoria de pista de carreras está formado por muchos de estos cables y elementos de lectura/escritura. En concepto operativo general, la memoria de pista de carreras es similar a la memoria de burbuja anterior de los años 1960 y 1970. La memoria de línea de retardo , como las líneas de retardo de mercurio de los años 1940 y 1950, son una forma aún anterior de tecnología similar, como la utilizada en las computadoras UNIVAC y EDSAC . Al igual que la memoria de burbuja, la memoria de pista de carreras utiliza corrientes eléctricas para "empujar" una secuencia de dominios magnéticos a través de un sustrato y más allá de los elementos de lectura/escritura. Las mejoras en las capacidades de detección magnética, basadas en el desarrollo de sensores magnetorresistivos espintrónicos , permiten el uso de dominios magnéticos mucho más pequeños para proporcionar densidades de bits mucho más altas.
En la producción, se esperaba [ cita requerida ] que los cables pudieran reducirse a alrededor de 50 nm. Se consideraron dos disposiciones para la memoria de pista de carreras. La más simple era una serie de cables planos dispuestos en una cuadrícula con cabezales de lectura y escritura dispuestos cerca. Una disposición más ampliamente estudiada utilizó cables en forma de U dispuestos verticalmente sobre una cuadrícula de cabezales de lectura/escritura en un sustrato subyacente. Esto permitiría que los cables fueran mucho más largos sin aumentar su área 2D, aunque la necesidad de mover dominios individuales más a lo largo de los cables antes de que lleguen a los cabezales de lectura/escritura da como resultado tiempos de acceso aleatorio más lentos. Ambas disposiciones ofrecían aproximadamente el mismo rendimiento de procesamiento. La principal preocupación en términos de construcción era práctica; si la disposición vertical tridimensional sería factible o no para producir en masa.
Las proyecciones de 2008 sugerían que la memoria de pista de carreras ofrecería un rendimiento del orden de 20-32 ns para leer o escribir un bit aleatorio. Esto se compara con los 10.000.000 ns de un disco duro o los 20-30 ns de la DRAM convencional . Los autores principales analizaron formas de mejorar los tiempos de acceso con el uso de un "depósito" a unos 9,5 ns. El rendimiento agregado, con o sin el depósito, sería del orden de 250-670 Mbit/s para la memoria de pista de carreras, en comparación con los 12.800 Mbit/s de una única DRAM DDR3, los 1.000 Mbit/s de los discos duros de alto rendimiento y los 1.000 a 4.000 Mbit/s de los dispositivos de memoria flash. La única tecnología actual que ofrecía un claro beneficio de latencia sobre la memoria de pista de carreras era la SRAM , del orden de 0,2 ns, pero a un coste mayor. Tamaño de característica más grande "F" de aproximadamente 45 nm (a partir de 2011) con un área de celda de aproximadamente 140 F 2 . [3] [4]
La memoria Racetrack es una de las tecnologías emergentes que pretenden reemplazar las memorias convencionales, como la DRAM y la Flash, y que potencialmente ofrecen un dispositivo de memoria universal aplicable a una amplia variedad de funciones. Otros contendientes incluyen la memoria de acceso aleatorio magnetorresistiva (MRAM), la memoria de cambio de fase (PCRAM) y la RAM ferroeléctrica (FeRAM). La mayoría de estas tecnologías ofrecen densidades similares a la memoria flash, en la mayoría de los casos peores, y su principal ventaja es la falta de límites de resistencia a la escritura como los de la memoria flash. La MRAM de campo ofrece un rendimiento excelente con un tiempo de acceso de hasta 3 ns, pero requiere un tamaño de celda grande de 25-40 F². Podría usarse como un reemplazo de SRAM, pero no como un dispositivo de almacenamiento masivo. La densidad más alta de todos estos dispositivos la ofrece la PCRAM, con un tamaño de celda de aproximadamente 5,8 F², similar a la memoria flash, así como un rendimiento bastante bueno en torno a los 50 ns. Sin embargo, ninguna de ellas puede acercarse a competir con la memoria Racetrack en términos generales, especialmente en densidad. Por ejemplo, 50 ns permiten que se operen aproximadamente cinco bits en un dispositivo de memoria de pista de carreras, lo que da como resultado un tamaño de celda efectivo de 20/5=4 F², que supera fácilmente el producto de densidad de rendimiento de PCM. Por otro lado, sin sacrificar la densidad de bits, la misma área de 20 F² podría acomodar 2,5 celdas de memoria alternativas de 2 bits y 8 F² (como RAM resistiva (RRAM) o MRAM de transferencia de par de espín ), cada una de las cuales opera individualmente mucho más rápido (~10 ns).
En la mayoría de los casos, los dispositivos de memoria almacenan un bit en cualquier ubicación dada, por lo que generalmente se comparan en términos de "tamaño de celda", una celda que almacena un bit. El tamaño de celda en sí se da en unidades de F², donde "F" es la regla de diseño de tamaño de característica , que representa generalmente el ancho de la línea de metal. Flash y racetrack almacenan múltiples bits por celda, pero aún se puede hacer la comparación. Por ejemplo, los discos duros parecían estar alcanzando límites teóricos alrededor de 650 nm²/bit, [5] definidos principalmente por la capacidad de leer y escribir en áreas específicas de la superficie magnética. DRAM tiene un tamaño de celda de aproximadamente 6 F², SRAM es mucho menos densa a 120 F². La memoria flash NAND es actualmente la forma más densa de memoria no volátil en uso generalizado, con un tamaño de celda de aproximadamente 4,5 F², pero almacenando tres bits por celda para un tamaño efectivo de 1,5 F². La memoria flash NOR es ligeramente menos densa, con un valor efectivo de 4,75 F², lo que representa una operación de 2 bits en un tamaño de celda de 9,5 F². [4] En la pista de carreras con orientación vertical (en forma de U), se almacenan casi 10-20 bits por celda, que a su vez tendría un tamaño físico de al menos aproximadamente 20 F². Además, los bits en diferentes posiciones en la "pista" tardarían tiempos diferentes (de ~10 a ~1000 ns, o 10 ns/bit) en ser accedidos por el sensor de lectura/escritura, porque la "pista" movería los dominios a una velocidad fija de ~100 m/s más allá del sensor de lectura/escritura.
Una limitación de los primeros dispositivos experimentales era que los dominios magnéticos sólo podían ser empujados lentamente a través de los cables, requiriendo pulsos de corriente del orden de microsegundos para moverlos con éxito. Esto fue inesperado y condujo a un rendimiento aproximadamente igual al de los discos duros , hasta 1000 veces más lento de lo previsto. Investigaciones recientes han rastreado este problema hasta imperfecciones microscópicas en la estructura cristalina de los cables que llevaron a que los dominios se quedaran "atascados" en estas imperfecciones. Usando un microscopio de rayos X para obtener imágenes directas de los límites entre los dominios, su investigación descubrió que las paredes de los dominios se movían con pulsos tan cortos como unos pocos nanosegundos cuando estas imperfecciones estaban ausentes. Esto corresponde a un rendimiento macroscópico de aproximadamente 110 m/s. [6]
El voltaje necesario para impulsar los dominios a lo largo de la pista de carreras sería proporcional a la longitud del cable. La densidad de corriente debe ser lo suficientemente alta como para empujar las paredes del dominio (como en la electromigración ). Una dificultad para la tecnología de pistas de carreras surge de la necesidad de una alta densidad de corriente (>10 8 A/cm 2 ); una sección transversal de 30 nm x 100 nm requeriría >3 mA. El consumo de energía resultante es mayor que el requerido para otras memorias, por ejemplo, la memoria de par de transferencia de espín (STT-RAM) o la memoria flash.
Otro desafío asociado con la memoria de pista de carreras es la naturaleza estocástica en la que se mueven las paredes del dominio, es decir, se mueven y se detienen en posiciones aleatorias. [7] Ha habido intentos de superar este desafío produciendo muescas en los bordes del nanoalambre. [8] Los investigadores también han propuesto nanoalambres escalonados para fijar las paredes del dominio con precisión. [9] Las investigaciones experimentales han demostrado [10] la efectividad de la memoria de pared de dominio escalonada. [11] Recientemente, los investigadores han propuesto enfoques no geométricos como la modulación local de las propiedades magnéticas a través de la modificación de la composición. Se utilizan técnicas como la difusión inducida por recocido [12] y la implantación de iones [13] .