SPARC64 es un microprocesador desarrollado por HAL Computer Systems y fabricado por Fujitsu . Implementa la arquitectura de conjunto de instrucciones (ISA) SPARC V9 , el primer microprocesador en hacerlo. SPARC64 fue el primer microprocesador de HAL y el primero de la marca SPARC64. Opera a 101 y 118 MHz. El SPARC64 fue utilizado exclusivamente por Fujitsu en sus sistemas; Los primeros sistemas, las estaciones de trabajo Fujitsu HALstation Modelo 330 y Modelo 350, se anunciaron formalmente en septiembre de 1995 y se introdujeron en octubre de 1995, dos años de retraso. [1] Fue sucedido por el SPARC64 II (anteriormente conocido como SPARC64+) en 1996.
El SPARC64 es un microprocesador superescalar que emite cuatro instrucciones por ciclo y las ejecuta fuera de orden . Es un diseño multichip, que consta de siete matrices: una CPU, una MMU, cuatro CACHE y una CLOCK.
La CPU contiene la mayor parte de la lógica, todas las unidades de ejecución y un caché de instrucciones de nivel 0 (L0). Las unidades de ejecución constan de dos unidades enteras, unidades de dirección, unidades de punto flotante (FPU) y unidades de memoria. El hardware de la FPU consta de una unidad fusionada de suma múltiple (FMA) y una unidad de división. Pero las instrucciones FMA están realmente fusionadas (es decir, con un solo redondeo) sólo a partir de SPARC64 VI . [2] La unidad FMA está canalizada y tiene una latencia de cuatro ciclos y un rendimiento de un ciclo. La unidad de división no está canalizada y tiene latencias significativamente más largas. La caché de instrucciones L0 tiene una capacidad de 4 KB, está asignada directamente y tiene una latencia de un ciclo.
La CPU está conectada al CACHE y a la MMU mediante diez buses de 64 bits. Cuatro buses de direcciones que transportan direcciones virtuales conducen a cada unidad de caché. Dos buses de datos escriben datos desde el archivo de registro en los dos troqueles CACHE que implementan el caché de datos. Cuatro buses, uno de cada CACHE, entregan datos o instrucciones a la CPU.
La CPU contenía 2,7 millones de transistores, tiene unas dimensiones de 17,53 mm por 16,92 mm para un área de 297 mm 2 y tiene 817 aumentos de señal y 1.695 aumentos de potencia.
La MMU contiene la unidad de gestión de memoria , el controlador de caché y las interfaces externas. El SPARC64 tiene interfaces separadas para memoria y entrada/salida (E/S). El bus utilizado para acceder a la memoria tiene 128 bits de ancho. La interfaz del sistema es el bus HAL I/O (HIO), un bus asíncrono de 64 bits. La MMU tiene un área de troquel de 163 mm 2 .
Cuatro matrices implementan las cachés de datos e instrucciones de nivel 1 (L1), que requieren dos matrices cada una. Ambas cachés tienen una capacidad de 128 KB. La latencia para ambas cachés es de tres ciclos y las cachés son asociativas de cuatro vías. La caché de datos está protegida por código de corrección de errores (ECC) y paridad. Utiliza un tamaño de línea de 128 bytes. Cada matriz CACHE implementa 64 KB de caché y una parte de las etiquetas de caché.
La matriz de caché contiene 4,3 millones de transistores y tiene unas dimensiones de 14,0 mm por 10,11 mm para un área de matriz de 142 mm 2 . Tiene 1.854 puntos de soldadura, de los cuales 446 son señales y 1.408 son potencia.
El SPARC64 constaba de 21,9 millones de transistores. Fue fabricado por Fujitsu en su proceso CS-55, un proceso de semiconductor de óxido de metal complementario (CMOS) de cuatro capas de metal de 0,40 μm. Los siete troqueles están empaquetados en un módulo cerámico multichip (MCM) rectangular, conectado a la parte inferior del MCM con protuberancias de soldadura. El MCM tiene 565 pines, de los cuales 286 son pines de señal y 218 son pines de alimentación, organizados como una matriz de rejilla de pines (PGA). El MCM tiene buses anchos que conectan los siete troqueles.
El SPARC64 II (SPARC64+) fue un desarrollo posterior del SPARC64. Es un microprocesador SPARC64 de segunda generación. Funcionó a 141 y 161 MHz. Fue utilizado por Fujitsu en sus estaciones de trabajo HALstation Modelo 375 (141 MHz) y Modelo 385 (161 MHz), que se introdujeron en noviembre de 1996 y diciembre de 1996, respectivamente. El SPARC64 II fue sucedido por el SPARC64 III en 1998.
El SPARC64 II tiene un mayor rendimiento debido a frecuencias de reloj más altas habilitadas por el nuevo proceso y ajustes del circuito; y un mayor número de instrucciones por ciclo (IPC) debido a las siguientes mejoras de microarquitectura:
Fue fabricado por Fujitsu en su proceso CS-60, un proceso CMOS metálico de cinco capas y 0,35 μm. [3] El nuevo proceso redujo el área de los troqueles, con el troquel de la CPU midiendo 202 mm 2 , el troquel MMU 103 mm 2 y el troquel CACHE 84 mm 2 . [3]
El SPARC64 GP es una serie de microprocesadores relacionados desarrollados por HAL y Fujitsu utilizados en los servidores Fujitsu GP7000F y PrimePower . El primer SPARC64 GP fue un desarrollo posterior del SPARC64 II. [4] Era un microprocesador SPARC64 de tercera generación y se conocía como SPARC64 III antes de su introducción. El SPARC64 GP operaba a frecuencias de reloj de 225, 250 y 275 MHz. Fue el primer microprocesador de HAL que admitía multiprocesamiento . [4] Los principales competidores fueron el HP PA-8500 , IBM POWER3 y Sun UltraSPARC II . El SPARC64 GP se grabó en julio de 1997. [4] Se anunció el 11 de abril de 1998, y en diciembre de 1998 se introdujeron versiones de 225 y 250 MHz. En marzo de 1999 se introdujo una versión de 275 MHz.
Era una implementación de un solo chip del SPARC64 II que integraba, con modificaciones, el chip de la CPU y dos de los cuatro chips CACHE. Se realizaron numerosas modificaciones y mejoras a la microarquitectura, como el reemplazo de la MMU y una nueva interfaz del sistema que utiliza la arquitectura Ultra Port . [4]
Había mejorado la predicción de ramas , una etapa de canalización adicional para mejorar las frecuencias de reloj y una segunda FPU que podía ejecutar instrucciones de suma y resta. Se agregó una FPU de menor funcionalidad en lugar de un duplicado de la primera para ahorrar área; la segunda FPU tiene la mitad del tamaño de la primera. Tiene una latencia de tres ciclos para todas las instrucciones. La compleja unidad de gestión de memoria (MMU) SPARC64 II fue reemplazada por una más simple y compatible con el sistema operativo Solaris . Anteriormente, los sistemas SPARC64 ejecutaban SPARC64/OS, un derivado de Solaris desarrollado por HAL que admitía SPARC64.
La capacidad de las cachés L1 se redujo a la mitad de 128 KB a 64 KB para reducir el área del chip (razón por la cual solo dos de los cuatro cachés CACHE se integraron desde el SPARC64 II). La pérdida de rendimiento asociada se mitigó mediante la provisión de una gran caché L2 externa con una capacidad de 1 a 16 MB. Se accede a la caché L2 con un bus de datos dedicado de 128 bits que opera a la misma frecuencia o a la mitad del reloj del microprocesador. La caché L2 es inclusiva, es decir, es un superconjunto de cachés L1. Tanto la caché L1 como la L2 tienen sus datos protegidos por ECC y sus etiquetas por paridad.
La interfaz del sistema patentada del SPARC64 II fue reemplazada por una compatible con la arquitectura Ultra Port . Esto permitió que el SPARC64 III utilizara conjuntos de chips de Sun Microelectronics. El bus del sistema funciona a la mitad, un tercio, un cuarto o un quinto de la frecuencia del microprocesador, hasta un máximo de 150 MHz. [4]
Contenía 17,6 millones de transistores, de los cuales 6 millones son para lógica y 11,6 millones están contenidos en cachés y TLB. La matriz tiene un área de 210 mm 2 . Fue fabricado por Fujitsu en su proceso CS-70, un proceso CMOS de metal de cinco capas de 0,24 μm. [4] Está empaquetado en un paquete de matriz de red terrestre (LGA) de chip invertido de 957 almohadillas con dimensiones de 42,5 mm por 42,5 mm. De los 957 pads, 552 son para señales y 405 son para energía y tierra.
El voltaje interno es de 2,5 V, el voltaje de E/S es de 3,3 V. Consumo de energía máximo de 60 W a 275 MHz. Las señales de Ultra Port Architecture (UPA) son compatibles con niveles de lógica de transistores de transistores de bajo voltaje (LVTTL) de 3,3 V, con la excepción de las señales de reloj diferencial que son compatibles con niveles de lógica de pseudoemisor acoplado (PECL) de 3,3 V.
La segunda y tercera GP SPARC64 son microprocesadores SPARC64 de cuarta generación. El segundo SPARC64 GP fue un desarrollo posterior del primero y funcionó entre 400 y 563 MHz. Las primeras versiones, que operaban a 400 y 450 MHz, se introdujeron el 1 de agosto de 2000. Tenía cachés de datos e instrucciones L1 más grandes, con capacidad duplicada a 128 KB cada uno; mejor predicción de sucursales como resultado de un BHT más grande que consta de 16,384 entradas; soporte para el conjunto de instrucciones visuales (VIS); y una caché L2 construida a partir de SRAM de doble velocidad de datos (DDR). Contenía 30 millones de transistores y fue fabricado por Fujitsu en su proceso CS80, un proceso CMOS de 0,18 μm con seis niveles de interconexión de cobre . Utilizaba una fuente de alimentación interna de 1,8 V y una fuente de alimentación de 2,5 o 3,3 V para E/S. Estaba empaquetado en una matriz de rejilla de bolas (BGA) de 1206 contactos que medía 37,5 mm por 37,5 mm. de los 1.206 contactos, 552 son de señales y 405 son de potencia o tierra.
El tercer SPARC64 GP era idéntico al segundo en términos de microarquitectura. Funcionó entre 600 y 810 MHz. Las primeras versiones se introdujeron en 2001. Las versiones de 700, 788 y 810 MHz se introdujeron el 17 de julio de 2002. [5] Fue fabricado por Fujitsu en su proceso CS85 de 0,15 μm con seis niveles de interconexión de cobre. Utilizaba una fuente de alimentación interna de 1,5 V y una fuente de alimentación de 1,8 o 2,5 V para E/S.