El SPARC64 V ( Zeus ) es un microprocesador SPARC V9 diseñado por Fujitsu . [1] El SPARC64 V fue la base de una serie de procesadores sucesivos diseñados para servidores y, más tarde, supercomputadoras.
Las series de servidores son SPARC64 V+, VI, VI+, VII, VII+, X, X+ y XII. El SPARC64 VI y sus sucesores hasta el VII+ se utilizaron en los servidores SPARC Enterprise M-Series de Fujitsu y Sun (más tarde Oracle ) . Además de los servidores, también se utilizó una versión del SPARC64 VII en el superordenador Fujitsu FX1 disponible comercialmente. En octubre de 2017, el SPARC64 XII es el último procesador de servidor y se utiliza en los servidores Fujitsu y Oracle M12.
La serie de supercomputadoras se basó en el SPARC64 VII y son SPARC64 VIIfx, IXfx y XIfx. El SPARC64 VIIIfx se utilizó en la computadora K y el SPARC64 IXfx en el PRIMEHPC FX10 disponible comercialmente . En julio de 2016, el SPARC64 XIfx es el último procesador de supercomputadora y se utiliza en la supercomputadora Fujitsu PRIMEHPC FX100.
A fines de la década de 1990, HAL Computer Systems , una subsidiaria de Fujitsu, estaba diseñando un sucesor del SPARC64 GP como el SPARC64 V. Anunciado por primera vez en el Microprocessor Forum 1999, el HAL SPARC64 V habría operado a 1 GHz y tendría una amplia organización superescalar con superespeculación , un caché de seguimiento de instrucciones L1 , un caché de datos L1 pequeño pero muy rápido de 8 KB y cachés L2 separados para instrucciones y datos. Fue diseñado en el proceso CS85 de Fujitsu, un proceso CMOS de 0,17 μm con seis niveles de interconexión de cobre; y habría consistido en 65 millones de transistores en una matriz de 380 mm 2 . Originalmente programado para su lanzamiento a finales de 2001 en los servidores Fujitsu GranPower, fue cancelado a mediados de 2001 cuando Fujitsu cerró HAL y lo reemplazó por un diseño de Fujitsu. [2]
Los primeros Fujitsu SPARC64 V se fabricaron en diciembre de 2001. [3] Operaban entre 1,1 y 1,35 GHz. La hoja de ruta del SPARC64 de 2003 de Fujitsu mostraba que la compañía planeaba lanzar una versión de 1,62 GHz a finales de 2003 o principios de 2004, pero fue cancelada a favor del SPARC64 V+. [4] Fujitsu utilizó el SPARC64 V en sus servidores PRIMEPOWER.
El SPARC64 V se presentó por primera vez en el Microprocessor Forum 2002. [5] En su presentación, tenía la frecuencia de reloj más alta de los procesadores SPARC y de servidor de 64 bits en producción; y la calificación SPEC más alta de cualquier procesador SPARC. [5]
El SPARC64 V es un microprocesador superescalar de cuatro números con ejecución fuera de orden . Se basó en el microprocesador de mainframe Fujitsu GS8900 . [6]
El SPARC64 V recupera hasta ocho instrucciones del caché de instrucciones durante la primera etapa y las coloca en un búfer de instrucciones de 48 entradas. En la siguiente etapa, se toman cuatro instrucciones de este buffer, se decodifican y se envían a las estaciones de reserva apropiadas. El SPARC64 V tiene seis estaciones de reserva, dos que sirven a las unidades de números enteros, una para los generadores de direcciones, dos para las unidades de punto flotante y una para instrucciones derivadas. Cada unidad de números enteros, generadores de direcciones y de coma flotante tiene una estación de reserva de ocho entradas. Cada estación de reserva puede enviar una instrucción a su unidad de ejecución. La instrucción que se envía depende en primer lugar de la disponibilidad del operando y luego de su antigüedad. Las instrucciones más antiguas tienen mayor prioridad que las más nuevas. Las estaciones de reserva pueden enviar instrucciones de forma especulativa (envío especulativo). Es decir, se pueden enviar instrucciones a las unidades de ejecución incluso cuando sus operandos aún no están disponibles pero lo estarán cuando comience la ejecución. Durante la sexta etapa, se envían hasta seis instrucciones.
Los archivos de registro se leen durante la etapa siete. La arquitectura SPARC tiene archivos de registro separados para instrucciones de números enteros y de punto flotante. El archivo de registro de números enteros tiene ocho ventanas de registro. El JWR (Registro de trabajo conjunto) contiene 64 entradas y tiene ocho puertos de lectura y dos puertos de escritura. El JWR contiene un subconjunto de las ocho ventanas de registro, las ventanas de registro anterior, actual y siguiente. Su propósito es reducir el tamaño del archivo de registro para que el microprocesador pueda operar a frecuencias de reloj más altas. El archivo de registro de punto flotante contiene 64 entradas y tiene seis puertos de lectura y dos puertos de escritura.
La ejecución comienza durante la etapa nueve. Hay seis unidades de ejecución, dos para números enteros, dos para cargas y almacenes y dos para puntos flotantes. [7] Las dos unidades de ejecución de números enteros se denominan EXA y EXB. Ambos tienen una unidad aritmético-lógica (ALU) y una unidad de desplazamiento, pero sólo EXA tiene unidades de multiplicación y división. Las cargas y almacenes son ejecutados por dos generadores de direcciones (AG) designados AGA y AGB. Estas son ALU simples que se utilizan para calcular direcciones virtuales.
Las dos unidades de punto flotante (FPU) se denominan FLA y FLB. Cada FPU contiene un sumador y un multiplicador, pero solo FLA tiene una unidad gráfica adjunta. Ejecutan instrucciones de sumar, restar, multiplicar, dividir, raíz cuadrada y multiplicar-suma . A diferencia de su sucesor SPARC64 VI , el SPARC64 V realiza la multiplicación-suma con operaciones separadas de multiplicación y suma, por lo tanto con hasta dos errores de redondeo. [8] La unidad gráfica ejecuta instrucciones del Conjunto de instrucciones visuales (VIS), un conjunto de instrucciones de una sola instrucción y múltiples datos (SIMD). Todas las instrucciones se canalizan excepto las de división y raíz cuadrada, que se ejecutan mediante algoritmos iterativos. La instrucción FMA se implementa leyendo tres operandos del registro de operandos, multiplicando dos de los operandos, reenviando el resultado y el tercer operando al sumador y sumándolos para producir el resultado final.
Los resultados de las unidades de ejecución y las cargas no se escriben en el archivo de registro. Para mantener el orden del programa, se escriben en búferes de actualización, donde residen hasta su confirmación. El SPARC64 V tiene buffers de actualización separados para unidades enteras y de punto flotante. Ambos tienen 32 entradas cada uno. El registro de números enteros tiene ocho puertos de lectura y cuatro puertos de escritura. La mitad de los puertos de escritura se utilizan para los resultados de las unidades de ejecución de números enteros y la otra mitad para los datos devueltos por las cargas. El búfer de actualización de punto flotante tiene seis puertos de lectura y cuatro puertos de escritura.
El compromiso se lleva a cabo durante la etapa diez como muy pronto. El SPARC64 V puede confirmar hasta cuatro instrucciones por ciclo. Durante la etapa once, los resultados se escriben en el archivo de registro, donde se vuelven visibles para el software. [9]
El SPARC64 V tiene una jerarquía de caché de dos niveles. El primer nivel consta de dos cachés, un caché de instrucciones y un caché de datos. El segundo nivel consta de un caché unificado integrado.
Las cachés de nivel 1 (L1) tienen cada una una capacidad de 128 KB. Ambos son asociativos de conjunto bidireccional y tienen un tamaño de línea de 64 bytes. Están prácticamente indexados y etiquetados físicamente. Se accede a la caché de instrucciones a través de un bus de 256 bits. Se accede a la caché de datos mediante dos buses de 128 bits. La caché de datos consta de ocho bancos separados por límites de 32 bits. Utiliza una política de reescritura. La caché de datos escribe en la caché L2 con su propio bus unidireccional de 128 bits.
La caché de segundo nivel tiene una capacidad de 1 o 2 MB y la asociatividad configurada depende de la capacidad.
El microprocesador tiene un bus de sistema de 128 bits que funciona a 260 MHz. El bus puede funcionar en dos modos, velocidad de datos única (SDR) o velocidad de datos dobles (DDR), lo que produce un ancho de banda máximo de 4,16 u 8,32 GB/s, respectivamente.
El SPARC64 V constaba de 191 millones de transistores, de los cuales 19 millones están contenidos en circuitos lógicos. [10] Fue fabricado en un proceso de metalización de cobre de ocho capas, semiconductor complementario de óxido de metal (CMOS) de silicio sobre aislante (SOI) de 0,13 μm , [11] . La matriz medía 18,14 mm por 15,99 mm para un área de matriz de 290 mm 2 . [10]
A 1,3 GHz, el SPARC64 V tiene una disipación de potencia de 34,7 W. [10] Los servidores Fujitsu PrimePower que utilizan el SPARC64 V suministran un voltaje ligeramente superior al microprocesador para permitirle funcionar a 1,35 GHz. El aumento del voltaje de la fuente de alimentación y la frecuencia de operación aumentaron la disipación de energía a ~45 W. [12]
El SPARC64 V+ , cuyo nombre en código es "Olympus-B", es un desarrollo posterior del SPARC64 V. Las mejoras con respecto al SPARC64 V incluyeron frecuencias de reloj más altas de 1,82 a 2,16 GHz y una caché L2 más grande de 3 o 4 MB. [1]
El primer SPARC64 V+, una versión de 1,89 GHz, se envió en septiembre de 2004 en Fujitsu PrimePower 650 y 850. En diciembre de 2004, se envió una versión de 1,82 GHz en PrimePower 2500. Estas versiones tienen una caché L2 de 3 MB. [13] En febrero de 2006, se introdujeron cuatro versiones: versiones de 1,65 y 1,98 GHz con cachés L2 de 3 MB incluidas en PrimePower 250 y 450; y versiones de 2,08 y 2,16 GHz con cachés L2 de 4 MB enviadas en modelos de gama media y alta. [14]
Contenía aproximadamente 400 millones de transistores en una matriz de 18,46 mm por 15,94 mm para un área de 294,25 mm 2 . Fue fabricado en un proceso CMOS de 90 nm con diez niveles de interconexión de cobre . [6]
El SPARC64 VI , cuyo nombre en código Olympus-C, es un procesador de dos núcleos (el primer procesador SPARC64 multinúcleo) que sucedió al SPARC64 V+ . Está fabricado por Fujitsu en un proceso de silicio sobre aislante (SOI) CMOS de cobre de 10 capas de 90 nm, que permitió integrar dos núcleos y un caché L2 en un troquel. Cada núcleo es un procesador SPARC64 V+ modificado. Una de las principales mejoras es la adición de subprocesos múltiples de grano grueso (CMT) bidireccionales , que Fujitsu denominó subprocesos múltiples verticales (VMT). En CMT, el subproceso que se ejecuta se determina mediante el tiempo compartido, o si el subproceso está ejecutando una operación de latencia larga, entonces la ejecución se cambia al otro subproceso. [15] La adición de CMT requirió la duplicación del contador del programa y los registros de control, enteros y de punto flotante, por lo que hay un conjunto de cada uno para cada subproceso. También se agregó una instrucción de suma múltiple fusionada (FMA) de punto flotante , el primer procesador SPARC en hacerlo. [8]
Los núcleos comparten una caché L2 unificada integrada de 6 MB. La caché L2 es asociativa de 12 vías y tiene líneas de 256 bytes. Se accede a la caché a través de dos buses unidireccionales, un bus de lectura de 256 bits y un bus de escritura de 128 bits. El SPARC64 VI tiene un nuevo bus de sistema, el Bus Júpiter. El SPARC64 VI constaba de 540 millones de transistores. La matriz mide 20,38 mm por 20,67 mm (421,25 mm2 ) .
El SPARC64 VI originalmente iba a ser introducido a mediados de 2004 en los servidores PrimePower de Fujitsu. El desarrollo de PrimerPowers se canceló después de que Fujitsu y Sun Microsystems anunciaran en junio de 2004 que colaborarían en nuevos servidores llamados Advanced Product Line (APL). La introducción de estos servidores estaba prevista para mediados de 2006, pero se retrasó hasta abril de 2007, cuando se presentaron como SPARC Enterprise . Los procesadores SPARC64 VI presentados en SPARC Enterprise en el momento de su anuncio eran una versión de 2,15 GHz con caché L2 de 5 MB y versiones de 2,28 y 2,4 GHz con caché L2 de 6 MB. [16]
El SPARC64 VII (anteriormente llamado SPARC64 VI+), [17] cuyo nombre en código es Júpiter , [18] es un desarrollo posterior del SPARC64 VI anunciado en julio de 2008. [18] Es un microprocesador de cuatro núcleos. Cada núcleo es capaz de realizar subprocesos múltiples simultáneos bidireccionales (SMT), que reemplaza el subproceso múltiple de grano grueso bidireccional , denominado multiproceso vertical (VMT) por Fujitsu. Por tanto, puede ejecutar ocho subprocesos simultáneamente. [19] Otros cambios incluyen más funciones RAS ; el archivo de registro de números enteros ahora está protegido por ECC y el número de verificadores de errores se ha incrementado a alrededor de 3400. Consta de 600 millones de transistores, tiene un tamaño de 21,31 mm × 20,86 mm (444,63 mm 2 ) y está fabricado por Fujitsu en su proceso de interconexión de cobre CMOS de 65 nm .
El SPARC64 VII apareció en SPARC Enterprise . Es compatible con socket con su predecesor, el SPARC64 VI, y se puede actualizar en campo. Los SPARC64 VII podrían coexistir, mientras funcionan en su frecuencia de reloj nativa, junto con los SPARC64 VI. [20] Las primeras versiones del SPARC64 VII fueron una versión de 2,4 GHz con una caché L2 de 5 MB utilizada en SPARC Enterprise M4000 y M5000, y una versión de 2,52 GHz con una caché L2 de 6 MB. [18] El 28 de octubre de 2008, se introdujo una versión de 2,52 GHz con una caché L2 de 5 MB en el SPARC Enterprise M3000. [21] El 13 de octubre de 2009, Fujitsu y Sun introdujeron nuevas versiones del SPARC64 VII (cuyo nombre en código es Júpiter+ ), [22] una versión de 2,53 GHz con una caché L2 de 5,5 MB para los modelos M4000 y M5000, y una versión de 2,88 GHz con un caché L2 de 6 MB para M8000 y M9000. [23] El 12 de enero de 2010, se introdujo en el M3000 una versión de 2,75 GHz con una caché L2 de 5 MB. [24]
El SPARC64 VII+ ( Júpiter-E ), [25] denominado M3 por Oracle, [25] es un desarrollo posterior del SPARC64 VII. La frecuencia del reloj se incrementó hasta 3 GHz y el tamaño de la caché L2 se duplicó a 12 MB. Esta versión se anunció el 2 de diciembre de 2010 para los servidores SPARC Enterprise M8000 y M9000 de gama alta. [26] Estas mejoras dieron como resultado un aumento de aproximadamente el 20% en el rendimiento general. Una versión de 2,66 GHz era para los modelos M4000 y M5000 de gama media. [25] El 12 de abril de 2011, se anunció una versión de 2,86 GHz con dos o cuatro núcleos y una caché L2 de 5,5 MB para el M3000 de gama baja. [27] [25] El VII+ es compatible con enchufes con su predecesor, el VII. Los servidores SPARC Enterprise M-Series de gama alta existentes pueden actualizarse a los procesadores VII+ en el campo. [28]
El SPARC64 VIIIfx ( Venus ) es un procesador de ocho núcleos basado en el SPARC64 VII diseñado para informática de alto rendimiento (HPC). [29] Como resultado, el VIIIfx no sucedió al VII, sino que existió al mismo tiempo que él. Consta de 760 millones de transistores, mide 22,7 mm por 22,6 (513,02 mm 2 ;), está fabricado en el proceso CMOS de 45 nm de Fujitu con interconexiones de cobre y tiene 1271 pines de E/S. El VIIIfx tiene un rendimiento máximo a 2 GHz de 128 GFLOPS y un consumo de energía típico de 58 W a 30 °C para una eficiencia de 2,2 GFLOPS/W. El VIIIfx tiene cuatro controladores de memoria integrados para un total de ocho canales de memoria . Se conecta a 64 GB de SDRAM DDR3 y tiene un ancho de banda de memoria máximo de 64 GB/s. [30]
El VIIIfx fue desarrollado para el Proyecto de Supercomputadora de Próxima Generación (también llamado Kei Soku Keisenki y Proyecto Keisoku) iniciado por el Ministerio de Educación, Cultura, Deportes, Ciencia y Tecnología de Japón en enero de 2006. El proyecto tenía como objetivo producir la supercomputadora más rápida del mundo con rendimiento de más de 10 PFLOPS en marzo de 2011. Las empresas contratadas para desarrollar la supercomputadora fueron Fujitsu, Hitachi y NEC . Originalmente se concibió que la supercomputadora tuviera una arquitectura híbrida que contuviera procesadores escalares y vectoriales . El VIIIfx diseñado por Fujitsu debía haber sido el procesador escalar, y el procesador vectorial habría sido diseñado conjuntamente por Hitachi y NEC. Sin embargo, debido a la crisis financiera de 2007-2008 , Hitachi y NEC anunciaron en mayo de 2009 que abandonarían el proyecto porque fabricar el hardware del que eran responsables les provocaría pérdidas financieras. Posteriormente, Fujitsu rediseñó la supercomputadora para utilizar el VIIIfx como su único tipo de procesador.
En 2010, la supercomputadora que se construiría en el proyecto recibió el nombre de computadora K. Ubicado en el Instituto Avanzado de Ciencias Computacionales (AICS) de RIKEN en Kobe , Japón; [31] [32] [33] obtiene su rendimiento de 88.128 procesadores VIIIfx. En junio de 2011, el Comité del Proyecto TOP500 anunció que la computadora K (aún incompleta con solo 68,544 procesadores) superó el punto de referencia LINPACK con 8,162 PFLOPS , logrando el 93% de su rendimiento máximo, convirtiéndola en la supercomputadora más rápida del mundo en ese momento. [32] [34] [35] [36]
El núcleo VIIIfx se basa en el del SPARC64 VII con numerosas modificaciones para HPC, a saber, High Performance Computing-Arithmetic Computational Extensions (HPC-ACE), una extensión diseñada por Fujitsu para la arquitectura SPARC V9. Al front-end se le quitaron los subprocesos múltiples de grano grueso, el tamaño del caché de instrucciones L1 se redujo a la mitad a 32 KB; y el número de entradas de caché de direcciones de destino de sucursal (BTAC) se redujo de 8.192 a 1.024, y su asociatividad se redujo de ocho a dos; y se insertó una etapa de canalización adicional antes del decodificador de instrucciones. Esta etapa acomodó la mayor cantidad de registros enteros y de punto flotante definidos por HPC-ACE. La arquitectura SPARC V9 fue diseñada para tener solo 32 registros de números enteros y 32 de punto flotante. La codificación de instrucciones SPARC V9 limitó el número de registros especificables a 32. Para especificar los registros adicionales, HPC-ACE tiene una instrucción de "prefijo" que seguiría inmediatamente a una o dos instrucciones SPARC V9. La instrucción de prefijo contenía (principalmente) las partes de los números de registro que no cabían en una instrucción SPARC V9. En esta etapa de canalización adicional se combinaron hasta cuatro instrucciones SPARC V9 con hasta dos instrucciones de prefijo en la etapa anterior. Luego, las instrucciones combinadas se decodificaron en la siguiente etapa del proceso.
El back-end también fue muy modificado. El número de entradas de estaciones de reserva para instrucciones de rama y de números enteros se redujo a seis y diez, respectivamente. Se agregaron registros tanto al archivo de registros de números enteros como al de punto flotante: el archivo de registros de números enteros ganó 32 y hubo un total de 256 registros de punto flotante. Los registros enteros adicionales no forman parte de las ventanas de registro definidas por SPARC V9, pero siempre se puede acceder a ellos mediante la instrucción de prefijo; y los 256 registros de punto flotante podrían ser utilizados tanto por instrucciones escalares de punto flotante como por instrucciones SIMD de números enteros y de punto flotante. Se agregó una etapa de canalización adicional al comienzo de la canalización de ejecución de punto flotante para acceder al archivo de registro de punto flotante más grande. Las instrucciones SIMD de 128 bits de HPC-ACE se implementaron agregando dos unidades de punto flotante adicionales para un total de cuatro. La ejecución SIMD puede realizar hasta cuatro operaciones de suma múltiple fusionada de precisión simple o doble (ocho FLOP) por ciclo. El número de entradas de la cola de carga se incrementó de 16 a 20 y el tamaño de la caché de datos L1 se redujo a la mitad a 32 KB. El número de entradas de la pila de confirmación, que determinaba el número de instrucciones que podían estar en curso en el back-end, se redujo de 64 a 48.
El SPARC64 IXfx es una versión mejorada del SPARC64 VIIIfx diseñado por Fujitsu y LSI [37] revelado por primera vez en el anuncio de la supercomputadora PRIMEHPC FX10 el 7 de noviembre de 2011. [38] Este, junto con el PRIMEHPC FX10, es una comercialización del tecnologías que aparecieron por primera vez en las computadoras VIIIfx y K. En comparación con el VIIIfx, las mejoras organizativas incluyeron duplicar el número de núcleos a 16, duplicar la cantidad de caché L2 compartida a 12 MB y aumentar el ancho de banda máximo de la memoria SDRAM DDR3 a 85 GB/s. El IXfx funciona a 1,848 GHz, tiene un rendimiento máximo de 236,5 GFLOPS y consume 110 W para una eficiencia energética de más de 2 GFLOPS por vatio. [39] [37] Constaba de mil millones de transistores y se implementó en un proceso CMOS de 40 nm con interconexiones de cobre. [40]
El SPARC64 X es un microprocesador de servidor de 16 núcleos anunciado en 2012 y utilizado en los servidores M10 de Fujitsu (que también son comercializados por Oracle). El SPARC64 X se basa en el SPARC64 VII+ con mejoras significativas en su núcleo y organización de chips. Los núcleos se mejoraron mediante la inclusión de una tabla de historial de patrones para predicción de ramas , ejecución especulativa de cargas , más unidades de ejecución, soporte para la extensión HPC-ACE (originalmente del SPARC64 VIIIfx), canalización más profunda para una frecuencia de reloj de 3,0 GHz y aceleradores para criptografía , bases de datos y funciones aritméticas y de conversión de números de punto flotante decimal. Los 16 núcleos comparten una caché L2 unificada de 24 MB y 24 vías. Las mejoras en la organización del chip incluyen cuatro controladores de memoria SDRAM DDR3 integrados, multiprocesamiento simétrico de cuatro vías sin pegamento , diez canales SERDES para escalabilidad de multiprocesamiento simétrico a 64 zócalos y dos controladores PCI Express 3.0 integrados. El SPARC64 X contiene 2,95 mil millones de transistores, mide 23,5 mm por 25 mm (587,5 mm 2 ) y está fabricado en un proceso CMOS de 28 nm con interconexiones de cobre. [41] [40]
El SPARC64 X+ es un procesador SPARC64 X mejorado anunciado en 2013. Presenta mejoras menores en la organización central y una frecuencia de reloj más alta de 3,5 GHz obtenida a través de un mejor diseño y disposición del circuito. Contenía 2,99 mil millones de transistores, medían 24 mm por 25 mm (600 mm 2 ), y se fabrica en el mismo proceso que el SPARC64 X. [42] [43] El 8 de abril de 2014, las piezas agrupadas en velocidades de 3,7 GHz estuvieron disponibles en respuesta a la introducción de los nuevos modelos Xeon E5 y E7 por parte de Intel ; y la inminente introducción del POWER8 por parte de IBM . [44]
Fujitsu presentó el SPARC64 XIfx en agosto de 2014 en el simposio Hot Chips . [45] Se utiliza en la supercomputadora Fujitsu PRIMEHPC FX100, que sucedió a la PRIMEHPC FX10 . [46] [47] El XIfx funciona a 2,2 GHz y tiene un rendimiento máximo de 1,1 TFLOPS. [48] Consta de 3,75 mil millones de transistores y es fabricado por Taiwan Semiconductor Manufacturing Company en su proceso de puerta metálica de alto κ (HKMG) de 20 nm. El Informe del Microprocesador estimó que la matriz tenía un área de 500 mm 2 ; y un consumo de energía típico de 200 W. [45]
El XIfx tiene 34 núcleos, 32 de los cuales son núcleos de cómputo que se utilizan para ejecutar aplicaciones de usuario y 2 núcleos auxiliares que se utilizan para ejecutar el sistema operativo y otros servicios del sistema. La delegación de aplicaciones de usuario y sistemas operativos a núcleos dedicados mejora el rendimiento al garantizar que las cachés privadas de los núcleos de cómputo no se compartan ni se vean interrumpidas por instrucciones y datos que no sean de aplicaciones. Los 34 núcleos están organizados en dos grupos de memoria central ( CMG ), cada uno de los cuales consta de 16 núcleos de cómputo y 1 núcleo asistente que comparten un caché unificado L2 de 12 MB. La división de los núcleos en CMG permitió integrar 34 núcleos en un solo chip, facilitando la implementación de la coherencia de la caché y evitando la necesidad de compartir la caché L2 entre 34 núcleos. Los dos CMG comparten la memoria a través de una organización ccNUMA .
El núcleo XIfx se basó en el SPARC64 X+ con mejoras organizativas. El XIfx implementa una versión mejorada de las extensiones HPC-ACE (HPC-ACE2), que duplicó el ancho de las unidades SIMD a 256 bits y agregó nuevas instrucciones SIMD. En comparación con el SPARC64 IXfx, el XIfx tiene una mejora de un factor de 3,2 para precisión doble y de 6,1 para precisión simple. Para complementar el mayor ancho de las unidades SIMD, el ancho de banda de la caché L1 se incrementó a 4,4 TB/s.
Las mejoras en la organización del SoC se realizaron en la memoria y en las interfaces de interconexión. Los controladores de memoria integrados fueron reemplazados por cuatro interfaces Hybrid Memory Cube (HMC) para reducir la latencia de la memoria y mejorar el ancho de banda de la memoria. Según Microprocessor Report , el IXfx fue el primer procesador en utilizar HMC. [45] El XIfx está conectado a 32 GB de memoria proporcionada por ocho HMC de 4 GB. Las HMC son versiones de 16 carriles, y cada carril funciona a 15 Gbit/s. Cada CMG tiene dos interfaces HMC y cada interfaz HMC está conectada a dos HMC a través de sus propios puertos. Cada CMG tiene 240 GB/s (120 GB/s de entrada y 120 GB/s de salida) de ancho de banda de memoria.
El XIfx reemplazó los diez canales SERDES por un controlador de interconexión Tofu externo con un controlador integrado de diez puertos para la interconexión Tofu2 de segunda generación. Tofu2 es una red de malla/torus 6D con un ancho de banda full-duplex de 25 GB/s (12,5 GB/s por dirección, 125 GB/s para diez puertos) y una arquitectura de enrutamiento mejorada.
Fujitsu anunció en la Conferencia Internacional de Supercomputación en junio de 2016 que su futura supercomputadora exaescala contará con procesadores de su propio diseño que implementan la arquitectura ARMv8 . El A64FX implementará extensiones a la arquitectura ARMv8, equivalente a HPC-ACE2, que Fujitsu está desarrollando con ARM Holdings . [49]
SPARC64 XII se lanzó en 2017 con los servidores SPARC M12 de Fujitsu. Nominalmente cuenta con 12 núcleos, pero al igual que el POWER9 de IBM que se lanzó el mismo año, cada uno de los doce núcleos consta de dos canales separados, y los únicos recursos compartidos entre los canales del núcleo SPARC64 XII son el TLB , el caché de instrucciones L1 y el caché L2. y, como resultado, el rendimiento de un solo subproceso prácticamente no cambia con respecto al SPARC64 X. SPARC64 XII funciona con una frecuencia base de hasta 4,25 GHz y una frecuencia de refuerzo de 4,35 GHz. El tamaño del chip es de 25,8 mm × 30,8 mm (795 mm 2 ) y contiene 5,45 mil millones de transistores fabricados con el proceso de 20 nm de TSMC . Cada una de las dos canalizaciones de un núcleo puede recuperar 8 instrucciones, decodificar 4 instrucciones y ejecutar 6 instrucciones por ciclo, y admite 4 subprocesos SMT (para 96 subprocesos por CPU). Cada canalización tiene su propia caché de datos L1 de 4 vías de 32 MB, y dos canalizaciones comparten una caché de instrucciones L1 asociativa de 4 vías de 64 MB y una caché L2 de 16 vías de 512 MB. SPARC64 XII es la primera CPU SPARC de Fujitsu con caché L3 (32 MB de 16 vías). La cantidad de puertos PCIe 3.0 de 8 carriles se ha duplicado a 4 por chip. La velocidad de la memoria se ha incrementado en un 50% a 2400 MT/s, lo que eleva el ancho de banda teórico combinado de los 8 canales DDR4 del chip a 153 GB/s, y la capacidad por CPU es de hasta 1,5 TB en 24 ranuras. Se pueden conectar dos CPU en un Building Block y se pueden conectar hasta 16 Building Blocks para crear un servidor de 32 CPU con hasta 48 TB de memoria. [50] [51]
{{cite web}}: Mantenimiento CS1: URL no apta ( enlace )