Un divisor de frecuencia , también llamado divisor de reloj o escalador o preescalador , es un circuito que toma una señal de entrada de una frecuencia , y genera una señal de salida de una frecuencia:
donde es un número entero. Los sintetizadores de frecuencia de bucle de enganche de fase utilizan divisores de frecuencia para generar una frecuencia que sea un múltiplo de una frecuencia de referencia. Los divisores de frecuencia se pueden implementar tanto para aplicaciones analógicas como digitales .
Los divisores de frecuencia analógicos son menos comunes y se utilizan solo a frecuencias muy altas. Los divisores digitales implementados en tecnologías de circuitos integrados modernas pueden funcionar hasta en decenas de GHz. [ cita requerida ]
Un divisor de frecuencia regenerativo, también conocido como divisor de frecuencia Miller, [1] mezcla la señal de entrada con la señal de retroalimentación del mezclador.
La señal de retroalimentación es . Esto produce frecuencias de suma y diferencia , en la salida del mezclador. Un filtro de paso bajo elimina la frecuencia más alta y la frecuencia se amplifica y se devuelve al mezclador.
Un oscilador de funcionamiento libre al que se le suministra una pequeña cantidad de una señal de mayor frecuencia tenderá a oscilar en sincronía con la señal de entrada. Estos divisores de frecuencia fueron esenciales en el desarrollo de la televisión .
Funciona de manera similar a un oscilador bloqueado por inyección . En un divisor de frecuencia bloqueado por inyección, la frecuencia de la señal de entrada es un múltiplo (o fracción) de la frecuencia de funcionamiento libre del oscilador. Si bien estos divisores de frecuencia tienden a tener una potencia menor que los divisores de frecuencia estáticos de banda ancha (o basados en flip-flops), la desventaja es su bajo rango de bloqueo. El rango de bloqueo del ILFD es inversamente proporcional al factor de calidad (Q) del tanque del oscilador. En los diseños de circuitos integrados, esto hace que un ILFD sea sensible a las variaciones del proceso. Se debe tener cuidado para garantizar que el rango de sintonización del circuito de control (por ejemplo, un oscilador controlado por voltaje) debe estar dentro del rango de bloqueo de entrada del ILFD.
Para la división de números enteros de potencia de 2, se puede utilizar un contador binario simple, sincronizado con la señal de entrada. El bit de salida menos significativo se alterna a la mitad de la velocidad del reloj de entrada, el siguiente bit a 1/4 de la velocidad, el tercer bit a 1/8 de la velocidad, etc. Una disposición de flip-flops es un método clásico para la división de números enteros. Dicha división es coherente en frecuencia y fase con la fuente a pesar de las variaciones ambientales, incluida la temperatura. La configuración más sencilla es una serie donde cada flip-flop es un divisor por 2. Para una serie de tres de estos, un sistema de este tipo sería un divisor por 8. Al agregar puertas lógicas adicionales a la cadena de flip-flops, se pueden obtener otras relaciones de división. Las familias de lógica de circuitos integrados pueden proporcionar una solución de un solo chip para algunas relaciones de división comunes.
Otro circuito popular para dividir una señal digital por un múltiplo entero par es un contador Johnson . Este es un tipo de red de registros de desplazamiento que se sincroniza con la señal de entrada. La salida complementada del último registro se retroalimenta a la entrada del primer registro. La señal de salida se deriva de una o más de las salidas de registro. Por ejemplo, se puede construir un divisor de división por 6 con un contador Johnson de 3 registros. Los seis valores válidos del contador son 000, 100, 110, 111, 011 y 001. Este patrón se repite cada vez que la señal de entrada sincroniza la red. La salida de cada registro es una onda cuadrada f/6 con 120° de desplazamiento de fase entre registros. Se pueden agregar registros adicionales para proporcionar divisores enteros adicionales.
( Clasificación: lógica secuencial asincrónica )
Una disposición de flip-flops D es un método clásico para la división de números enteros. Dicha división es coherente en frecuencia y fase con la fuente a pesar de las variaciones ambientales, incluida la temperatura. La configuración más sencilla es una serie donde cada flip-flop D es un divisor por 2. Para una serie de tres de estos, un sistema de este tipo sería un divisor por 8. Se han encontrado configuraciones más complicadas que generan factores impares, como un divisor por 5. Los chips lógicos clásicos estándar que implementan esta o funciones de división de frecuencia similares incluyen los 7456, 7457, 74292 y 74294. (consulte la lista de la serie 7400 y la lista de chips lógicos de la serie 4000 )
Se puede construir un sintetizador de frecuencia n fraccionaria utilizando dos divisores enteros, un divisor por N y un divisor por (N + 1) de frecuencia. Con un controlador de módulo, N se alterna entre los dos valores de modo que el VCO alterna entre una frecuencia bloqueada y la otra. El VCO se estabiliza en una frecuencia que es el promedio temporal de las dos frecuencias bloqueadas. Al variar el porcentaje de tiempo que el divisor de frecuencia pasa en los dos valores del divisor, la frecuencia del VCO bloqueado se puede seleccionar con granularidad muy fina.
Si la secuencia de división por N y división por (N + 1) es periódica, aparecen señales espurias en la salida del VCO además de la frecuencia deseada. Los divisores n fraccionarios delta-sigma superan este problema al aleatorizar la selección de N y (N + 1) mientras se mantienen las relaciones promediadas en el tiempo.
