Un divisor de frecuencia , también llamado divisor de reloj o escalador o preescalador , es un circuito que toma una señal de entrada de una frecuencia , y genera una señal de salida de una frecuencia:
donde es un número entero. Los sintetizadores de frecuencia de bucle bloqueado en fase utilizan divisores de frecuencia para generar una frecuencia que es múltiplo de una frecuencia de referencia. Los divisores de frecuencia se pueden implementar tanto para aplicaciones analógicas como digitales .
Los divisores de frecuencia analógicos son menos comunes y se utilizan sólo en frecuencias muy altas. Los divisores digitales implementados en las tecnologías IC modernas pueden funcionar hasta decenas de GHz. [ cita necesaria ]
Un divisor de frecuencia regenerativo, también conocido como divisor de frecuencia Miller, [1] mezcla la señal de entrada con la señal de retroalimentación del mezclador.
La señal de retroalimentación es . Esto produce frecuencias de suma y diferencia , a la salida del mezclador. Un filtro de paso bajo elimina la frecuencia más alta y la frecuencia se amplifica y se devuelve al mezclador.
Un oscilador de funcionamiento libre al que se le suministra una pequeña cantidad de señal de alta frecuencia tenderá a oscilar al mismo ritmo que la señal de entrada. Estos divisores de frecuencia fueron esenciales en el desarrollo de la televisión .
Funciona de manera similar a un oscilador bloqueado por inyección . En un divisor de frecuencia bloqueado por inyección, la frecuencia de la señal de entrada es un múltiplo (o fracción) de la frecuencia de funcionamiento libre del oscilador. Si bien estos divisores de frecuencia tienden a tener menor potencia que los divisores de frecuencia estáticos (o basados en flip-flop) de banda ancha, el inconveniente es su bajo rango de bloqueo. El rango de bloqueo del ILFD es inversamente proporcional al factor de calidad (Q) del tanque oscilador. En los diseños de circuitos integrados, esto hace que un ILFD sea sensible a las variaciones del proceso. Se debe tener cuidado para garantizar que el rango de sintonización del circuito impulsor (por ejemplo, un oscilador controlado por voltaje) esté dentro del rango de bloqueo de entrada del ILFD.
Para la división de enteros de potencia de 2, se puede utilizar un contador binario simple, sincronizado por la señal de entrada. El bit de salida menos significativo se alterna a la mitad de la velocidad del reloj de entrada, el siguiente bit a 1/4 de la velocidad, el tercer bit a 1/8 de la velocidad, etc. Una disposición de flipflops es un método clásico para calcular números enteros. -n división. Dicha división es coherente en frecuencia y fase con la fuente a través de las variaciones ambientales, incluida la temperatura. La configuración más sencilla es una serie en la que cada flip-flop se divide por 2. Para una serie de tres de estos, dicho sistema sería una división entre 8. Al agregar puertas lógicas adicionales a la cadena de flip-flops, se pueden obtener otras relaciones de división. Las familias lógicas de circuitos integrados pueden proporcionar una solución de un solo chip para algunas relaciones de división comunes.
Otro circuito popular para dividir una señal digital por un múltiplo entero par es un contador Johnson . Este es un tipo de red de registro de desplazamiento que se sincroniza con la señal de entrada. La salida complementada del último registro se retroalimenta a la entrada del primer registro. La señal de salida se deriva de una o más de las salidas de registro. Por ejemplo, se puede construir un divisor de división por 6 con un contador Johnson de 3 registros. Los seis valores válidos del contador son 000, 100, 110, 111, 011 y 001. Este patrón se repite cada vez que la señal de entrada sincroniza la red. La salida de cada registro es una onda cuadrada de f/6 con 120° de cambio de fase entre registros. Se pueden agregar registros adicionales para proporcionar divisores enteros adicionales.
( Clasificación: lógica secuencial asíncrona )
Una disposición de flip-flops D es un método clásico para la división de números enteros. Dicha división es coherente en frecuencia y fase con la fuente respecto de las variaciones ambientales, incluida la temperatura. La configuración más sencilla es una serie en la que cada flip-flop D se divide por 2. Para una serie de tres de estos, dicho sistema sería una división entre 8. Se han encontrado configuraciones más complicadas que generan factores impares, como una división por 5. Los chips lógicos clásicos estándar que implementan esta o funciones similares de división de frecuencia incluyen el 7456, 7457, 74292 y 74294 (consulte la lista de chips lógicos de la serie 7400 y la lista de chips lógicos de la serie 4000 ).
Se puede construir un sintetizador de frecuencia fraccional n utilizando dos divisores de números enteros, un divisor de frecuencia de división por N y un divisor de frecuencia de división por (N + 1). Con un controlador de módulo, N se alterna entre los dos valores para que el VCO alterne entre una frecuencia bloqueada y la otra. El VCO se estabiliza a una frecuencia que es el promedio temporal de las dos frecuencias bloqueadas. Al variar el porcentaje de tiempo que el divisor de frecuencia pasa en los dos valores del divisor, la frecuencia del VCO bloqueado se puede seleccionar con una granularidad muy fina.
Si la secuencia de división por N y división por (N + 1) es periódica, aparecen señales espurias en la salida del VCO además de la frecuencia deseada. Los divisores delta-sigma fraccional-n superan este problema al aleatorizar la selección de N y (N + 1) manteniendo las proporciones promediadas en el tiempo.
