Una verificación exitosa de las reglas de diseño (DRC) garantiza que el diseño se ajuste a las reglas diseñadas/requeridas para una fabricación impecable. Sin embargo, no garantiza si realmente representa el circuito que desea fabricar. Aquí es donde se utiliza una verificación LVS.
La necesidad de tales programas se reconoció relativamente temprano en la historia de los circuitos integrados, y los programas para realizar esta comparación se escribieron ya en 1975. [1] Estos primeros programas operaban principalmente en el nivel de isomorfismo de gráficos , verificando si el esquema y el diseño eran de hecho idéntico. Con la llegada de la lógica digital, esto resultó demasiado restrictivo, ya que exactamente la misma función se puede implementar de muchas maneras diferentes (y no isomorfas). Por lo tanto, LVS se ha ampliado con la verificación de equivalencia formal , que verifica si dos circuitos realizan exactamente la misma función sin exigir isomorfismo. [2]
Controlar
El software de verificación LVS reconoce las formas dibujadas del diseño que representan los componentes eléctricos del circuito, así como las conexiones entre ellos. Esta lista de red es comparada por el software "LVS" con una lista de red de un esquema o diagrama de circuito similar .
La verificación de LVS implica los siguientes tres pasos:
Extracción: el programa de software toma un archivo de base de datos que contiene todas las capas dibujadas para representar el circuito durante el diseño. Luego ejecuta la base de datos a través de muchas operaciones lógicas basadas en áreas para determinar los componentes semiconductores representados en el dibujo por sus capas de construcción. Las operaciones lógicas basadas en áreas utilizan áreas poligonales como entradas y generan áreas poligonales de salida a partir de estas operaciones. Estas operaciones se utilizan para definir las capas de reconocimiento de dispositivos, los terminales de estos dispositivos, los conductores de cableado y las estructuras de vía, y las ubicaciones de los pines (también conocidos como puntos de conexión jerárquica). A las capas que forman los dispositivos se les pueden realizar varias mediciones y estas mediciones se pueden adjuntar a estos dispositivos. Las capas que representan cableado "bueno" (conductores) generalmente están hechas y llamadas metales. Las conexiones verticales entre estas capas a menudo se denominan vías.
Reducción: durante la reducción, el software combina los componentes extraídos en combinaciones en serie y en paralelo, si es posible, y genera una representación de lista de red de la base de datos de diseño. Se realiza una reducción similar en la lista de conexiones esquemática "fuente".
Comparación: la lista de redes de diseño extraída se compara con la lista de redes extraída del esquema del circuito. Si las dos listas de red coinciden, entonces el circuito pasa la verificación LVS. En este punto se dice que está "limpio LVS". (Matemáticamente, el diseño y las listas de red esquemáticas se comparan realizando una verificación de isomorfismo gráfico para ver si son equivalentes).
En la mayoría de los casos, el diseño no pasará el LVS la primera vez, lo que requiere que el ingeniero de diseño examine los informes del software LVS y realice cambios en el diseño. Los errores típicos encontrados durante LVS incluyen:
Cortocircuitos: Dos o más cables que no deberían estar conectados han sido y deben ser separados.
Se abre: Los cables o componentes que deberían conectarse quedan colgando o solo parcialmente conectados. Estos deben estar conectados correctamente para solucionar este problema.
No coinciden los componentes: se han utilizado componentes de un tipo incorrecto (por ejemplo, un dispositivo MOS de Vt bajo en lugar de un dispositivo MOS de Vt estándar)
Componentes faltantes: un componente esperado se ha omitido fuera del diseño.
Falta de coincidencia de parámetros: los componentes de la lista de red pueden contener propiedades. La herramienta LVS se puede configurar para comparar estas propiedades con una tolerancia deseada. Si no se cumple esta tolerancia, se considera que la ejecución de LVS tiene un error de propiedad. Es posible que un parámetro marcado no coincida exactamente, pero aun así puede pasar si la tolerancia de la herramienta lvs lo permite. (Ejemplo: si una resistencia en un esquema tenía resistencia = 1000 (ohmios) y la lista de red extraída tenía una resistencia coincidente con resistencia = 997 (ohmios) y la tolerancia se estableció en 2%, entonces este parámetro del dispositivo pasaría como 997. dentro del 2% de 1000 (997 es el 99,7% de 1000, que está dentro del rango del 98% al 102% del error de tolerancia aceptable de +-2%))
^ Baird, SA; Cho, YE (1975). Un sistema de verificación del diseño de obras de arte. Actas de la 12ª Conferencia de Automatización del Diseño. Prensa IEEE. págs. 414–420.
^ Fabio Somenzi y Andreas Kuehlmann, Comprobación de equivalencia , capítulo 4 (volumen 2) del manual de automatización de diseño electrónico para circuitos integrados , de Lavagno, Martin y Scheffer, ISBN 0-8493-3096-3
