Empecé el artículo, tal como me lo pidieron. No estoy muy familiarizado con la arquitectura intracite, por lo que sería bueno tener más detalles. DoomBringer 00:44, 12 de junio de 2005 (UTC)
- Hola. Actualizado lo mejor que pude; añadió el gráfico. Agregaré una explicación más completa de Intel vs. AMD más adelante. - Bobcat 20:54, 11 de julio de 2005 (UTC) [ respuesta ]
- Buen trabajo. El gráfico podría necesitar algo de trabajo, tal vez para mostrar dual vs single: básicamente, una tubería más amplia a la memoria en el escenario de doble canal. Me gusta, aunque. DoomBringer 03:10, 12 de julio de 2005 (UTC) [ respuesta ]
- Sin ofender, pero creo que el gráfico es engañoso. Representa que los periféricos (AGP, IDE y USB) son tan rápidos como la CPU, lo cual es muy incorrecto. De hecho, son incluso más lentos que el controlador de memoria. Sería más correcto representar esto como una pirámide invertida. En realidad, cuestiono la aplicabilidad del término "cuello de botella", ya que un cuello de botella es un punto lento entre dos puntos rápidos. -- Bilbo1507 02:09, 20 de enero de 2007 (UTC) [ respuesta ]
¿Sería un error pensar en la memoria de doble canal como una configuración análoga a dos discos duros configurados en RAID 0? ¿Duplica la velocidad dividiendo los costos de ancho de banda en dos medios diferentes?
- Parece que sí, aunque no estoy seguro. - Yyy 12:13, 14 de diciembre de 2005 (UTC) [ respuesta ]
- ¿La arquitectura de doble canal no tendría efectivamente algún beneficio si los dos canales se usan por separado? ¿Significa que una sola aplicación nunca podría beneficiarse de más de un canal? ¿O que si dos aplicaciones utilizan intensivamente la memoria asignada en un banco, efectivamente no obtienen ningún beneficio de la arquitectura de doble canal? Dabljuh 19:0wwww
6, 8 de febrero de 2006 (UTC)
- Todas las aplicaciones se benefician del doble canal. Imagine un tráfico intenso en dos autopistas, una de 64 carriles y otra de 128 carriles (Doble canal), el tráfico en la autopista de 128 carriles tiene menos problemas para circular que en la autopista más pequeña. - Denniss 19:48, 8 de febrero de 2006 (UTC) [ respuesta ]
- ¿Qué es una autopista? Para usar la analogía de Raid0: en RAID0, los datos se escriben en los dos discos en paralelo, por lo que el disco uno contiene los bloques 1,3,5 mientras que el disco2 contiene 0,2,4, por ejemplo. De esa manera, Raid0 puede duplicar el rendimiento porque ningún archivo por encima de cierto tamaño puede ubicarse en un solo disco. ¿El doble canal funciona así con respecto a la fragmentación de datos? Dabljuh 08:28, 9 de febrero de 2006 (UTC) [ respuesta ]
- La analogía de la autopista no está completa. Debido a que la cabina de peaje (controlador de memoria) tendría solo 32 carriles, todos esos 128 carriles de automóviles aún necesitarían incorporarse a solo 32 carriles. Imagen de la copia de seguridad. Recuerde que la CPU sólo puede aceptar 32 bits de datos a la vez. Imagine 64 carriles para automóviles que van a 50 mph antes de la cabina, 32 carriles para automóviles que van a 200 mph después de la cabina y 128 carriles que van a 50 mph antes de la cabina y 32 carriles que van a 400 mph después de la cabina (canal dual). Y sí, los datos están divididos como RAID 0. --NYC 1:06p, 20 de diciembre de 2006 (EST)
- Según tengo entendido, el entrelazado se realiza en una escala mucho menor. Por ejemplo, los primeros 64 bits se almacenan en un chip, los siguientes 64 bits en el otro chip, el tercero en el primer chip, etc. La memoria generalmente se transfiere en ráfagas más grandes (¿son ráfagas del tamaño de una página?) a la CPU. caché, por lo que una transferencia de memoria utiliza ambos chips. Esto no tiene nada que ver con la cantidad de aplicaciones que se están ejecutando (o autopistas: P). Entonces sí, es algo así como RAID 0 con discos duros, excepto que el tamaño de la banda es de 64 bits en lugar de varios KB. Hypertransport, por otro lado, permite que cada CPU maneje 1/n de la memoria de forma independiente. Para ello, la memoria se divide en n fragmentos grandes. (n = # de CPU) Para esto, la forma en que se asigna la memoria a las aplicaciones tiene un gran impacto. El hipertransporte con canales duales (2 canales por CPU) tiene el potencial de ser cuatro veces más rápido que un sistema de una sola CPU con arquitectura de memoria de un solo canal. Por cierto, no copie esto al artículo sin comprobarlo, porque no estoy seguro de que los detalles sean correctos. De hecho, probablemente haya al menos un error. -- Bilbo1507 02:02, 20 de enero de 2007 (UTC) [ respuesta ]
Sería interesante ver algunos datos de la vida real (puntos de referencia, etc.). -- 213.253.102.145 16:57, 12 de abril de 2006 (UTC) [ respuesta ]
- Oh, ¿no se supone que simplemente inventemos cosas y usemos el poder del pensamiento positivo para que así sea? :P Sí, alguien debería investigar esto. - Bilbo1507 02:28, 20 de enero de 2007 (UTC) [ respuesta ]
Ese documento técnico de Intel es una tontería. Comparar 1X256MB monocanal con 2X256MB monocanal es una tontería: por supuesto, el sistema con más memoria funcionará mejor porque habrá menos errores de página. La comparación debería haber sido entre un sistema de 1X512MB y un sistema de 2X256MB. Quizás Tom's Hardware o Sisoft tengan resultados de referencia.
Según la entrada, "Cada módulo de memoria en cada ranura debe ser idéntico al de su ranura correspondiente". ¿Porqué es eso? ¿Qué pasa si no son idénticos? --mriker 03:49, 11 de mayo de 2006 (UTC) [ respuesta ]
- La estructura interna, el índice de velocidad y la capacidad deben coincidir, no es necesario tener pares idénticos aunque suele haber menos problemas con dos palancas idénticas. - Denniss 16:11, 11 de mayo de 2006 (UTC) [ respuesta ]
- Debe identificar que la razón por la que deben coincidir es porque se ejecutarán sincronizados y la mayoría de los BIOS ejecutarán ambos a la velocidad de DIMM 0, en lugar de la velocidad compatible más rápida.
Nada de este artículo es particularmente cierto ya en placas de consumo, donde la RAM vendida suele ser bastante terrible en velocidad real pero contiene información XMP que dice que debería funcionar mucho más rápido. El entrenamiento de la RAM en el arranque determina a qué velocidad se ejecutará realmente el desorden de memoria en su conjunto. La velocidad aumentó y CL disminuyó en la memoria más antigua (es decir, se volvió más rápida) después de que el segundo banco se llenó con memoria más rápida. Ahora estaba funcionando por encima de su velocidad XMP nominal y por debajo de su CL básico. Presumiblemente hubo una falla en la terminación de la placa base o en la lógica de control de voltaje en alguna parte y llenar el segundo banco de cuatro canales lo "arregló". Creo que en placas antiguas con controladores de memoria en el puente norte, el segundo banco podría funcionar a una velocidad diferente a la del primero. Por lo general, los ECC RDIMM coinciden porque las placas base en las que se utilizan no tienen la capacidad de acelerarlos más allá de su velocidad base; Las placas de servidor están destinadas a ser estables, no a obtener 2 fps más de algo (y de todos modos, el ancho de banda de su memoria ya es lo suficientemente alto como para que no sea el factor limitante). Si no se compró toda la memoria del sistema en el momento en que se construyó el servidor, generalmente se reemplazará con más memoria idéntica porque es la que estaba en la lista de hardware calificado del proveedor, no porque otra memoria no funcionara. - Un déficit de gravedad ( discusión ) 12:21, 20 de junio de 2023 (UTC) [ respuesta ]
Creo que vale la pena mencionar que tecnologías como XDR y FB-DIMM se crearon con la idea de que el alto número de pines de DDR era algo malo y, en cambio, esas tecnologías buscan tener buses internos anchos que serialicen datos en buses externos delgados al tener más en -circuitos de chips. ¿Posiblemente debería mencionarse los 480 pines que requiere la DDR-II de doble canal? Desafortunadamente, mis habilidades con las palabras no son particularmente altas hoy. --222.155.100.80 23:36, 23 de junio de 2006 (UTC) [ respuesta ]
Ese documento técnico de Kingston está muy sobrevalorado. La idea de utilizar más de un banco de memoria existe desde hace al menos una década. La memoria ha sido demasiado lenta para el procesador incluso durante más tiempo. Mi Indigo2, construido en 1996, tenía 4 bancos de memoria (hasta 3 SIMMS por banco). Mi HP J210 también tenía 4 bancos y realizaría un intercalado de 16 vías si tuviera 16 SIMMS idénticos. El doble canal , como parecen llamarlo ahora, no es algo que se inventó porque DDR fuera demasiado lento. ¿Recuerda lo molesto que era cuando su Pentium requería SIMM en pares?
- Mi 486 requería SIMM de 30 pines en quads. :) - Bilbo1507 02:11, 20 de enero de 2007 (UTC) [ respuesta ]
cualquier CPU con una velocidad de bus mayor que la velocidad de la memoria es inexacta. Incluso un bus de CPU sincronizado a la misma velocidad que la RAM terminaría esperando, porque la SDRAM necesita varios ciclos para leerse (debido a la latencia RAS y CAS). - Aij 05:59, 24 de octubre de 2006 (UTC) [ respuesta ]
- No sé si hay latencia RAS en la memoria de la computadora. La velocidad de la memoria se da según RAS. Esa es una memoria de 10 ns que tiene un RAS de 10 ns porque RAS es el reloj estroboscópico. Si la CPU y la RAM funcionaron a la misma velocidad, la espera solo ocurrirá en CAS. En este caso no habrá que esperar a RAS.
- Los SIMM en pares no tienen nada que ver con el entrelazado. Tiene que ver con el ancho de los datos. Para CPU de 32 bits, se accede a la memoria y a los datos 32 bits a la vez. Pero como los SIMM tenían solo 8 bits de ancho, siempre era necesario agregar SIMM en 4. El 386sx fue una excepción. Era una CPU de 32 bits con líneas de 16 bits. Como necesitaba 16 bits, los SIMM debían agregarse en 2 segundos. Estos eran los días de los SIMM de 32 pines. Los SIMM de 72 pines y superiores ofrecen datos de al menos 32 bits de ancho, por lo que hoy ya no necesitamos agregar SIMM en pares.
- El doble canal podría implementarse como memoria entrelazada, pero probablemente no lo sea. Nunca he visto ningún documento que no sea de consumo sobre esto, así que no puedo decir cómo funciona. Pero una forma en que podría funcionar el doble canal es similar a 386sx, donde se leen más datos a la vez de los que se pueden transmitir (se leen 16 bytes en 8 ns y se transmiten 4 bytes a la vez en ciclos de 2 ns, una velocidad de bus de 500 MHz) . La memoria no está entrelazada en este caso. El entrelazado era útil en la época de la DRAM, que requería actualización. Estaba intercalado porque se accedería a un banco mientras se actualizaba el otro. La SDRAM no necesita actualización y este tipo de entrelazado no ofrecería ninguna ganancia para la SDRAM.
- Tenga en cuenta que sólo el acceso secuencial se acelera mediante entrelazado o canal dual. El acceso aleatorio obtiene poca o ninguna mejora. -Nueva York 20 de diciembre de 2006 EST
- En realidad, los Pentium necesitaban SIMM de 72 pines en pares para que coincidieran con su bus, y la RAM de la misma clase que la PC-100 proporcionaba un bus de 64 bits (que habría requerido 4 SIMM de 72 pines coincidentes si no hubieran cambiado las cosas). otra vez). Esto es lo que significa 8Mx64 en un DIMM PC-100 de 64 MB. (¿Y no eran 30 pines y no 32 pines en los SIMM más antiguos?) Tiene algo que ver con el entrelazado, porque en un bus de 32 bits, los bits 0-7 se almacenan en el primer chip, 8-15 en el siguiente ficha, 16-23 en la siguiente, 24-31 en la siguiente, y 32-39 están de vuelta en la primera. Por lo tanto, la memoria está intercalada en 4 chips, con un tamaño de franja diminuto. Creo que así también funciona un controlador de memoria de doble canal. De todos modos, tanto la forma antigua como la nueva (si son diferentes) ven el mismo aumento de velocidad porque cada ciclo de autobús transfiere más datos. Creo que lo que veremos es otra eventual consolidación de dos chips en uno si el doble canal supera el aumento de la velocidad del reloj. Así que no, no creo que esto sea nada nuevo, pero sólo porque sea un viejo truco no significa que sea ineficaz. Desearía poder combinar 8 o 16 chips para obtener 8 o 16 veces la velocidad del bus, como lo hacían la mayoría de los Alpha. - Bilbo1507 02:24, 20 de enero de 2007 (UTC) [ respuesta ]
- Ahora volvemos a los megachips MCM como TR Pro con 4 controladores de memoria con 2 canales DDR4 cada uno o Epyc 9004 con 4x3 canales DDR5 que logran el mayor ancho de banda de memoria (pero sufren un impacto de latencia intrachip) al intercalar la memoria en los 4 controladores. O se pueden ejecutar en intercalado 2/3x4 o intercalado 4x2/3 dependiendo de qué tan sensible a la latencia sea la aplicación. El Sr. Bilbo predijo algo aquí ya que ahora están accediendo a DDR5 como si fueran líneas de datos de 2x32 bits de ancho en lugar de una sola de 64 bits de ancho. No es realmente un doble canal ya que lo hicieron más estrecho al mismo tiempo, pero está ahí... luego, por supuesto, tienes los 12 canales en Epyc 9004 y los Xeons más nuevos, intercalados en una tonelada de módulos para anchos de banda de memoria del sistema superiores a todas, excepto las GPU de consumo más caras... las computadoras de escritorio de alto rendimiento se estaban moviendo en la dirección correcta y alcanzaron la memoria de cuatro canales antes de caer en picada después de Broadwell-E. Un déficit de gravedad ( discusión ) 12:31, 20 de junio de 2023 (UTC) [ respuesta ]
¿Las placas base de doble canal aceptan memoria que no admite doble canal? es decir, ¿es compatible con versiones anteriores? Sería útil saber...
- No hay ninguna memoria que admita solo un canal o solo dos canales. Todas las tarjetas de memoria pueden funcionar en doble canal si tienes un par de dos. Lo mejor son módulos idénticos o al menos dos similares (grado de velocidad, densidad de memoria). - Denniss 09:55, 1 de febrero de 2007 (UTC) [ respuesta ]
Gracias por la respuesta, ahora entiendo el concepto de operación de doble canal. Sin embargo, debería agregarse al artículo principal para beneficio de otras personas.
- Algunas memorias RAM en caja, especialmente las de Kingston, a veces tienen una etiqueta de advertencia que dice "No compatible con doble canal". Recuerdo haber visto esto ocasionalmente cuando trabajaba para <tienda de electrónica popular>. Tenga en cuenta que, por lo general, todavía funcionan pero, como se menciona en este artículo de Wiki, algunas placas base pueden tener problemas con ellos. Mi placa P4 con un chipset SIS no tuvo problemas para canalizarlos en doble canal.66.177.213.82 21:32, 20 de agosto de 2007 (UTC) [ respuesta ]
Entonces, tal vez debería agregarlo alguien que conozca la respuesta. Me gustaría saber si la RAM, en una configuración de doble canal, continúa funcionando a la misma velocidad de reloj o no. Por ejemplo, la RAM del PC-3200 funciona a 200 MHz. ¿Seguiría funcionando a 200 MHz en una configuración de doble canal? Parece haber leído antes que la velocidad se reduce a la mitad (100 MHz en este ejemplo). Modul8r 22:50, 29 de mayo de 2007 (UTC) [ respuesta ]
- ¿Por qué debería reducirse la velocidad a la mitad? En doble canal, ambos dispositivos PC-3200 siguen funcionando a 200 MHz siempre que sean compatibles entre sí y al controlador de memoria también le gusten. - Denniss 11:38, 30 de mayo de 2007 (UTC) [ respuesta ]
- Tu memoria sólo disminuirá si la mezclas con un chip más lento. Por ejemplo, si coloca un chip PC-2100 allí, toda su RAM funcionará a 133 MHz.66.177.213.82 21:34, 20 de agosto de 2007 (UTC) [ respuesta ]
Este artículo está plagado de abreviaturas erróneas. Una vez los corregí, pero fueron revertidos y el culpable insistió en que "GiB" era la abreviatura correcta de gigabytes. ¿Hubo alguna revolución inversa en la que se AGREGARON letras a las abreviaturas, o este otro usuario no sabe de qué está hablando? Seedsoflight 20:16, 7 de septiembre de 2007 (UTC) [ respuesta ]
- Ver prefijo binario - Denniss 13:47, 9 de septiembre de 2007 (UTC) [ respuesta ]
Sí, el chico no sabe cuál es la diferencia entre MB y GB 203.81.161.154 15:36, 14 de septiembre de 2007 (UTC) [ respuesta ]
Si solo usa una unidad de DDR2, ¿la velocidad se reduce a la mitad porque no puede usar doble canal? 91.84.211.193 10:24, 17 de septiembre de 2007 (UTC) [ respuesta ]
- La tasa máxima de transferencia de memoria se reduce a la mitad. Por lo general, el rendimiento del sistema no disminuye al mismo ritmo, pero depende de la placa/CPU cuánto disminuye (un P4 se ve gravemente afectado pero un Core/Athlon64 no tanto). - Denniss : el comentario anterior firmado pero sin fecha se agregó a las 15:22, 17 de septiembre de 2007 (UTC)[ responder ]
La única fuente de este artículo es actualmente un documento técnico de dos empresas de tecnología que se beneficiarán de la promoción de nuevas tecnologías de memoria. El documento técnico proporciona una explicación elemental de cómo funciona la arquitectura de doble canal, pero no aborda la cuestión de qué tipos de entornos de aplicaciones logran o no aprovechar esta característica. La gran disparidad de los resultados de las pruebas comparativas (una mejora de tan sólo un 3% aproximadamente hasta un 80% de mejora, basándose en números brutos aproximados, pero no claramente indicados, de componentes directamente comparables, e ignorando el uso a veces engañoso de la numeración de gráficos) deja en claro que la identificación de estos entornos específicos es vital para comprender si el doble canal es de alguna utilidad para un consumidor para sus necesidades particulares. (Es por eso que llegué a este artículo en primer lugar.) ¿No podemos encontrar fuentes más objetivas y más completas para esta tecnología de hace 4 años? ~ Jeff Q (discusión) 03:45, 20 de septiembre de 2007 (UTC) [ respuesta ]
Para lograr esto, se deben instalar dos o más módulos de memoria SDRAM DDR / DDR2 en bancos coincidentes.
No sé si esto es universal o no, pero la frase anterior es engañosa. Los bancos de colores pueden (¿siempre?) pertenecer al mismo canal; para que el doble canal funcione correctamente, los módulos emparejados deben instalarse en bancos opuestos , no en bancos coincidentes. Por lo tanto, en una configuración de 3 bancos donde 2 bancos son azules y uno es negro, la configuración de doble canal requeriría 1 módulo en una ranura azul y 1 módulo en la negra. Jamón Pastrami 06:11, 26 de octubre de 2007 (UTC) [ respuesta ]
- Al menos en mi mobo gigabyte, se recomienda configurarlo en las ranuras del MISMO color. —Comentario anterior sin firmar agregado por 200.108.215.226 (discusión) 15:38, 6 de abril de 2009 (UTC)[ responder ]
Si la placa base tiene dos pares de zócalos DIMM de diferentes colores (los colores indican a qué banco pertenecen, banco 0 o banco 1), entonces se puede colocar un par de módulos de memoria coincidentes en el banco 0, pero un par de módulos de diferente capacidad. en el banco 1, siempre que sean de la misma velocidad. Con este esquema, un par de módulos de memoria de 1 GiB en el banco 0 y un par de módulos coincidentes de 512 MiB en el banco 1 serían aceptables para el funcionamiento de doble canal.[1]
Esto es muy engañoso. En primer lugar, la palabra "banco" se utiliza de manera ambigua para referirse a un par de DIMM correspondientes de cada canal, lo cual no es técnicamente correcto ya que el término "banco" se refiere a un solo lado de un módulo (emparejado para DIMM). El propio documento técnico se refiere a estos como "DIMM 0" y "DIMM 1" de cada canal (A y B). En la práctica, normalmente se etiquetarían como banco 0/1, 2/3, 4/5 y 6/7 o simplemente como DIMM-0 a DIMM-3. El resto del párrafo también es innecesariamente ambiguo: lo que intenta decir es que puedes mezclar módulos de diferentes tamaños en un canal, siempre y cuando la configuración se refleje en el otro canal. Lo cual es algo redundante al indicar la necesidad de hacer coincidir pares de DIMM. Intentaré limpiarlo más tarde si nadie se pone manos a la obra. Jamón Pastrami 18:15, 26 de octubre de 2007 (UTC) [ respuesta ]
Estoy confundido acerca de cómo se usa la palabra "banco" y es particularmente confuso ya que los chips SDRAM en los DIMM contienen cada uno 8 bancos de DRAM, direccionados por los pines BA[2:0] ("dirección del banco"). Según tengo entendido: cada ubicación de memoria está dirigida de forma única por (i) número de canal, (ii) número de rango, (iii) dirección de banco, (iv) dirección de fila y (v) dirección de columna:
- "Canal 0" se refiere a toda la memoria conectada a los bits de datos del controlador 63:0.
- "Canal 1" se refiere a toda la memoria conectada a los bits de datos del controlador 127:64.
- "Rango 0" se refiere a toda la memoria conectada al chip controlador, seleccione CS0_N.
- "Rango 1" se refiere a toda la memoria conectada al chip controlador, seleccione CS1_N.
- "Banco 7" se refiere a la memoria direccionada cuando BA[2:0]=111.
La dirección de las SDRAM y los pines de control se comparten entre el canal 0 y el canal 1. Un diagrama sería útil aquí. —Comentario anterior sin firmar agregado por 62.254.223.97 (discusión) 16:45, 5 de enero de 2011 (UTC) [ respuesta ]
Eliminé esta línea de los resultados reales:
Pero todavía hay numerosos informes de usuarios que han sentido un aumento en el rendimiento gracias al doble canal. Algunos usuarios informaron de un aumento de alrededor del 70% en comparación con el canal único.
Aparte de la terrible gramática y las palabras mal escritas, sentí que la falta de evidencia y las palabras de comadreja requerían la eliminación hasta que alguien pudiera escribirlo mejor y proporcionar evidencia real Kakomu ( charla ) 17:45, 28 de abril de 2008 (UTC) [ respuesta ]
¿Alguien puede explicar la diferencia entre estos 2? Todos aumentan el ancho de banda de la memoria. Entiendo que el entrelazado ayuda a acceder a ubicaciones de memoria contiguas debido a la localidad al superponer CAS. El doble canal parece no implicar entrelazado, sino acceso paralelo a ambos módulos de memoria. Esto explicaría por qué generalmente no mejora el rendimiento. No aceleraría los accesos contiguos hasta el tamaño de la página de la memoria virtual. —Comentario anterior sin firmar agregado por 128.61.49.181 (discusión) 10:15, 24 de junio de 2008 (UTC) [ respuesta ]
- El entrelazado de memoria es un término técnico que significa que el controlador de memoria almacena un bloque de datos en el primer módulo, luego el siguiente bloque en el siguiente módulo, y así sucesivamente, hasta volver al primer módulo. Sólo tiene sentido hacerlo si se puede acceder a varios módulos en paralelo, lo que normalmente implica varios buses de memoria, aunque los sistemas DRAM asíncronos más antiguos podrían aprovechar el intercalado limitado en el mismo bus enviando comandos al siguiente módulo antes de leer los resultados del el anterior. OTOH de doble canal es una palabra de moda en marketing que significa que el sistema puede leer desde dos módulos más rápido que desde uno solo. Tenga en cuenta el uso de la palabra "canal" en lugar de una palabra con significado real. Por ejemplo, doble canal describiría un sistema entrelazado de 2 vías, así como uno de los primeros procesadores Opteron duales que tenía dos buses de memoria completamente separados. Aij ( discusión ) 00:04, 29 de febrero de 2012 (UTC) [ respuesta ]
- Las CPU tienen un conjunto de líneas de datos para cada canal si verifica los pines. La única razón para tener esta configuración, ya que consume espacio, es aprovechar múltiples unidades de memoria para aumentar la velocidad, y la forma más fácil de hacerlo es dividirlas a nivel de hardware. En el caso de procesadores multichip con controladores de memoria integrados que son bastante nuevos (el Q6600 era un MCM pero todavía tenía un Northbridge) suele haber un controlador de memoria por CCD y son posibles varias configuraciones de distribución, aunque van de 8 a La separación de formas en un TR Pro, por ejemplo, a la separación de 4x2 vías, no afecta el ancho de banda general de la memoria de manera tan negativa como lo hace la caída de 8 a 2 bancos en comparaciones del mundo real frente a Ryzens, ya que cada CCD puede recuperar de su memoria local simultáneamente. y todo el lío realmente depende de la carga de trabajo, el conocimiento de la NUMA de los programas si se utiliza más de un nodo NUMA por procesador, etc. Los bancos adicionales OTOH generalmente simplemente se suman a la capacidad y en la mayoría de los sistemas superan la fuerza Broadwell de 4 canales de doble banco. una caída en la velocidad general de la memoria al siguiente nivel JEDEC inferior si el segundo banco está lleno (lo que en realidad podría no afectar el ancho de banda, ya que CL generalmente se vuelve más rápido junto con el reloj más lento y los dos están muy relacionados). Un déficit de gravedad ( discusión ) 12:41, 20 de junio de 2023 (UTC) [ respuesta ]
Se ha iniciado una discusión en WP:MOSNUM sobre la continua desaprobación de los prefijos IEC. Por favor comente en la página de discusión de MOSNUM . Thunderbird2 ( discusión ) 19:13, 5 de julio de 2008 (UTC) [ respuesta ]
Ahora que todos están instalando 4 ranuras de memorias, ¿hay algún mobo de cuatro canales disponible? Lightblade ( discusión ) 04:16, 15 de agosto de 2008 (UTC) [ respuesta ]
No puedo creer que tomen la basura del hardware de Tom como fuente de ejemplos de rendimiento. Lo pongo simple, ejecuto Everest 5.5 en DDR2-1066 de un solo canal y obtengo 5970 MB/s de lectura, lo pongo en doble canal (G.skill 2x2GB PI Edition) y obtengo 7870 MB. Hay una diferencia, por favor eche un vistazo a algún lugar serio. como xbitlabs o haz tus propias medidas con tus propios ordenadores. Espero que cambie antes de cambiar el artículo que elimina la basura del hardware de Tom de un sitio web serio como Wikipedia. Comentario anterior sin firmar agregado por 190.31.175.252 (discusión) 11:52, 5 de agosto de 2010 (UTC) [ respuesta ]
- Está midiendo la tasa de transferencia utilizando una herramienta de evaluación comparativa diseñada específicamente para maximizar la tasa de transferencia, es decir, la misma suposición que utilizan los fabricantes para inflar la apariencia de ganancia de rendimiento. Una aplicación del mundo real (es decir, software que no es una herramienta de evaluación comparativa) generalmente no se puede optimizar de esa manera porque está más limitada por la CPU, la E/S o cualquier otro tipo de cuellos de botella. Se pierde todo el objetivo del artículo de Tom, que era verificar los beneficios de rendimiento en el mundo real frente a las afirmaciones y teorías publicitarias, que aunque son ciertas, no tienen sentido. En otras palabras, su ganancia de ~50 % de ancho de banda de memoria da como resultado una ganancia de solo +5 % de fotogramas por segundo cuando se ejecuta un juego real. Ese es el objetivo del artículo de Tom. Nadie cuestionó las puntuaciones de referencia. Jamón Pastrami ( charla ) 05:59, 12 de octubre de 2010 (UTC) [ respuesta ]
Propongo que la arquitectura de triple canal se fusione con la arquitectura de doble canal y que el artículo pase a llamarse "Arquitectura multicanal" o similar. Parece que tener artículos separados es redundante, ya que los dos conceptos son muy similares. 98.103.186.3 ( charla ) 18:15, 18 de enero de 2011 (UTC) [ respuesta ]
- Aceptar . Por favor, simplemente haga esto, ya que es muy lógico y no necesita una discusión masiva. Utilice "Arquitectura multicanal" y realice las secciones para "Arquitectura de doble canal", "Arquitectura de triple canal" y "Arquitectura de cuatro canales". Pero POR FAVOR asegúrese de ordenar todos los enlaces actuales para vincularlos a la nueva sección apropiada en la nueva página, por ejemplo. "Arquitectura multicanal # Arquitectura bicanal". - Jimthing ( charla ) 17:33, 31 de agosto de 2011 (UTC) [ respuesta ]
- Aceptar . La tecnología detrás de esto es similar y la mayor parte del contenido se superpondrá en cada artículo. GL1zdA ( discusión ) 15:06, 20 de septiembre de 2011 (UTC) [ respuesta ]
- Bueno . Dado que hasta ahora no ha habido ningún No y que esto parece algo bueno, voy a seguir adelante y hacerlo. Arjun G. Menon ( discusión · correo ) 07:01, 1 de octubre de 2011 (UTC) [ respuesta ]
El artículo necesita mejoras. Cualquier experto en el tema puede agregar información a este artículo. Para otros, el artículo de Wikipedia en alemán sobre memoria de doble canal podría usarse como referencia para mejorar este artículo. Arjun G. Menon ( discusión · correo ) 08:06, 1 de octubre de 2011 (UTC) [ respuesta ]
¿Qué pasó con la memoria de cuatro canales? - Comentario anterior sin firmar agregado por 80.187.151.86 (discusión) 10:59, 6 de enero de 2012 (UTC) [ respuesta ]
¿Qué se supone que me dice el diagrama de cuello de botella? ¿Que mi puerto USB es más rápido que mi memoria? ¿Esos datos periféricos tienen que pasar por la memoria antes de llegar a una CPU? No creo que sea la forma correcta de visualizar el principio del cuello de botella. No visualiza qué tan rápida es la memoria en comparación con la mayoría de los periféricos. Por favor, ayúdenme, pero no es el cuello de botella en el procesamiento de números generalmente CPU->RAM->CPU. - Comentario anterior sin firmar agregado por 92.205.102.196 (discusión) 10:54, 3 de julio de 2012 (UTC) [ respuesta ]
- Comentado para que no sea visible. Listo Sería útil tener una versión actualizada con el principal problema de cuello de botella. También sería útil un posible par de imágenes separadas que muestren un solo canal/doble canal. Fox ancho ; charla 14:14, 25 de octubre de 2012 (UTC) [ respuesta ]
Esta sección menciona que la memoria multicanal no agrupada podría usarse para acelerar los subprocesos múltiples, pero dado que un programa de subprocesos múltiples comparte un espacio de direcciones virtuales común, ¿cómo asignaría memoria una aplicación de subprocesos múltiples para que las páginas físicas de la memoria terminaran? en buses de memoria separados y no agrupados? Para una aplicación multiprocesamiento (espacio de direcciones virtuales separado para cada proceso), es posible que el sistema operativo asigne memoria paginada de buses separados para 2 a 4 procesos (para memoria de doble a cuádruple canal), pero no lo hago. saber si hay algún sistema operativo que haga esto. Rcgldr ( discusión ) 03:03, 23 de mayo de 2013 (UTC) [ respuesta ]
- En modo no agrupado, se asigna un núcleo para usar solo uno de los buses de memoria. Un hilo solo se ejecutará en un núcleo, por lo que no tiene que preocuparse por varios buses. 65.87.26.124 (discusión) 01:08, 9 de enero de 2014 (UTC) [ respuesta ]
- Podría imaginarse de la misma manera que funciona RAID 0, en comparación con JBOD. Con RAID 0 (modo agrupado), depende de la capa lógica adicional proporcionar un mejor (idealmente incluso) uso de todas las unidades de hardware disponibles (HDD, bancos de memoria); con JBOD (modo no agrupado) se basa en patrones de uso estáticos para garantizar un uso uniforme de todas las unidades de hardware disponibles. Intentaré encontrar una referencia y agregarla al artículo. - Dsimic ( discusión ) 01:20, 9 de enero de 2014 (UTC) [ respuesta ]
He editado la lista de CPU compatibles con cuatro canales para incluir más de 2.ª y 3.ª generación. chips y 4ta generación. Chips Haswell. Saqué todo de ARK y revisé las familias de apoyo. Todo debería actualizarse hasta que se lance la serie E7 este otoño. La lista de AMD también podría necesitar una actualización. - Jsd45 ( discusión ) 23:47, 30 de septiembre de 2014 (UTC) [ respuesta ]
Creo que debería haber algo en el artículo sobre los primeros conjuntos de chips de doble canal. Si no recuerdo mal, el primer chipset de doble canal fue el Intel 850 (11/2000) y el primer chipset DDR-SDRAM de doble canal fue el nVidia nForce (06/2001). --MrBurns ( discusión ) 14:09, 25 de noviembre de 2014 (UTC) [ respuesta ]
- ¡Hola! Suena como una buena sugerencia; ¿Alguna posibilidad, por favor, de proporcionar algunas referencias para eso? - Dsimic ( discusión | contribuciones ) 19:08, 27 de noviembre de 2014 (UTC) [ respuesta ]
Por favor valide esta información. No tengo los conocimientos técnicos para hacerlo yo mismo. http://www.mersenneforum.org/showthread.php?t=20575
93.88.103.166 (discusión) 18:30, 14 de abril de 2017 (UTC) [ respuesta ]
Los "datos" de requisitos proporcionados en el artículo NO coinciden con lo que dice Intel: https://www.intel.com/content/www/us/en/support/articles/000005657/boards-and-kits.html#dual Entonces ¿Quién tiene razón: el autor o Intel? - Comentario anterior sin firmar agregado por 24.241.152.175 ( charla ) 18:49, 24 de abril de 2020 (UTC) [ respuesta ]
- La información de requisitos en este artículo está completamente llena de información, o la computadora desde la que estoy publicando no puede existir, ya que es una i7-6950x (son baratas en este momento) con 4x8GB DDR4 en modo de cuatro canales en un banco y Módulos de 4x32 GB en el otro banco que funcionan bien como 160 GB de canal cuádruple en total. También mezclé y combiné tamaños dentro de 3 canales tanto en un Nehalem i7 como en un viejo xeon basura de algún tipo, me avergüenza admitirlo. El primer caso funciona porque cuando existen 8 ranuras, el procesador las divide en 2 bancos físicos que se pueden seleccionar mediante pines DDR{0/1/2/3}_BA[0:1] y grupos de bancos lógicos por socket que se pueden abordar mediante un método similar. . [1] El segundo caso funciona porque Intel dice rotundamente que lo admiten y que no es necesario desenterrar nada más, y siempre lo han respaldado. Todo eso de "usar exactamente el mismo conjunto de memoria en todas partes" tiene que ver principalmente con la tontería habitual difundida por los overclockers y el aluvión de idiotas que decidieron iniciar un "blog de tecnología" para obtener ingresos publicitarios rápidos y repuestos gratis, pero no se molestan. hacer cualquier investigación o probar algo extraño... ya sabes, las cosas que realmente interesarían a la gente en lugar de 20 páginas de puntos de referencia artificiales. Mi memoria de tamaño no coincidente tampoco coincide en los tiempos y la velocidad base de JEDEC, y los tiempos mejoraron cuando se instaló más a través del entrenamiento regular de memoria POST anterior. De alguna manera se decidió por un híbrido extraño que es más rápido que cualquier tipo de dispositivo y no es compatible directamente con ninguno de los dos. Aún más extraño, resolvió fallas esporádicas del sistema que había estado teniendo, aunque esto pudo haber sido algo que se había instalado en una ranura vacía y apenas estaba cortocircuitando un par de pines. Quién sabe. De todos modos, esto es Wikipedia, por lo que la basura arbitraria que le hice a mis computadoras a lo largo de los años es "investigación original", pero solo quiero señalar que este artículo es, en el mejor de los casos, extremadamente simplificado y más parecido a lo que yo llamaría completamente incorrecto en casi cada aspecto. En realidad, no puede tener pares de memoria en los canales 0/1 o 2/3 que no funcionen con los mismos voltajes porque comparten la configuración. Eso es todo. La mayoría de UEFI no lo expone, pero al menos los chips 2011v3 (incluso los que no son de servidor) admiten modos de bloqueo para la memoria con varios métodos de emparejamiento/duplicación/intercalado. Es un tema complicado. Me temo que no puedo condensar nada lo suficiente como para ayudar, aparte del enlace de referencia y otros similares que puedes buscar en Google desde Intel y AMD.
- Mi voto sería eliminar toda la sección, los requisitos que existen apenas existen y son demasiado complicados para cubrirlos aquí. - Un déficit de gravedad ( discusión ) 09:18, 9 de diciembre de 2020 (UTC) [ respuesta ]
Referencias
- ^ "Hoja de datos Intel Core i7-6xxx-LGA2011-v3 v1.pdf" (PDF) . Consultado el 9 de diciembre de 2020 .
Hola, esto parece no estar dado por AFAICS. ¿Es por 64 bits (ancho de un bus DRAM), o quizás por una línea de caché (normalmente 512 bits), por página 4K, o algo más? TIA 79.66.198.78 (discusión) 18:48, 10 de octubre de 2021 (UTC) [ respuesta ]
- Editar: dudo que tenga sentido tener un tamaño de página de 4K porque en el caso muy común de lecturas lineales no se ganaría casi nada, así que supongo que cuanto más pequeño, mejor. 92.6.102.193 (discusión) 10:25, 15 de octubre de 2021 (UTC) [ respuesta ]
- ¡Realmente agradecería alguna información sobre esto, por favor! - Comentario anterior sin firmar agregado por 2.103.30.137 (discusión) 13:21, 16 de febrero de 2022 (UTC) [ respuesta ]
- La mayoría de las veces, una computadora leerá más de 4k de datos de la RAM en el caché a la vez; para la mayoría de las lecturas existe una captación previa. En Threadripper PRO y Epyc, el entrelazado se puede controlar en la configuración UEFI:
... Esto determina la dirección inicial del entrelazado (bit 8, 9, 10 u 11). Las opciones son 256 Bytes, 512 Bytes, 1 KB, 2 KB y Auto.
Un déficit de gravedad ( discusión ) 12:47, 20 de junio de 2023 (UTC) [ respuesta ]
