La jerarquía digital plesiócrona ( PDH ) es una tecnología utilizada en redes de telecomunicaciones para transportar grandes cantidades de datos a través de equipos de transporte digital como sistemas de radio de fibra óptica y microondas . [1] El término plesiócrono se deriva del griego plēsios , que significa cerca, y cronos , tiempo, y se refiere al hecho de que las redes PDH se ejecutan en un estado en el que diferentes partes de la red están casi sincronizadas , aunque no del todo perfectamente .
Las redes troncales de transporte reemplazaron las redes PDH con equipos de jerarquía digital síncrona (SDH) o redes ópticas síncronas (SONET) durante los diez años que finalizaron alrededor del cambio de milenio (2000), [2] cuyas cargas útiles flotantes relajaron los requisitos de sincronización más estrictos de PDH. tecnología de redes. El coste en América del Norte fue de 4.500 millones de dólares sólo en 1998, [2] p. 171.
PDH permite la transmisión de flujos de datos que nominalmente se ejecutan a la misma velocidad, pero permiten cierta variación en la velocidad alrededor de una velocidad nominal. Por analogía, dos relojes cualesquiera funcionan nominalmente al mismo ritmo, registrando 60 segundos cada minuto. Sin embargo, no existe ningún vínculo entre los relojes que garantice que funcionen exactamente al mismo ritmo y es muy probable que uno funcione ligeramente más rápido que el otro.
La velocidad de datos está controlada por un reloj en el equipo que genera los datos. Se permite que la velocidad varíe en ±50 ppm de 2048 kbit/s (según la recomendación ITU-T [3] ). Esto significa que diferentes flujos de datos pueden (y probablemente lo hagan) ejecutarse a velocidades ligeramente diferentes entre sí.
Para transportar múltiples flujos de datos de un lugar a otro a través de un medio de transmisión común, se multiplexan en grupos de cuatro. Dado que cada uno de los cuatro flujos de datos no necesariamente se ejecuta a la misma velocidad, es necesario introducir alguna compensación. Normalmente, el multiplexor toma los datos de los 4 flujos de datos entrantes de 2,048 Mbit/s y alimenta cada uno de ellos a un flujo de 2,112 Mbit/s a través de un almacenamiento intermedio, dejando una serie de espacios fijos en cada cuadro.
La velocidad de datos es, por tanto, 2,112 Mbit/sx (número de bits en una trama – número de espacios)/(número de bits en una trama)
Esto es ligeramente superior a 2.048 Mbit/s + 50 ppm. Si se añade una brecha adicional, ésta es ligeramente menor que 2,048 Mbit/s – 50 ppm. Por lo tanto, en promedio, la velocidad de datos puede ser exactamente igual a la velocidad entrante agregando un espacio en algunos fotogramas y no en otros. Este espacio adicional se encuentra en un lugar fijo del marco y se denomina "broca rellenable". Si no contiene datos (es decir, es un espacio vacío), está "relleno". Los datos de los 4 flujos de datos ahora están contenidos en 4 flujos de datos de 2,112 Mbit/s que son síncronos y pueden multiplexarse fácilmente para dar un único flujo de 8,448 Mbit/s tomando 1 bit del flujo n.° 1, seguido de 1 bit. desde el flujo #2, luego #3, luego #4, etc. Algunos de los espacios fijos acomodan una palabra de sincronización que permite al demultiplexor identificar el inicio de cada trama y otros contienen bits de control para cada flujo que indican si el bit rellenable o no está relleno o no (es decir, contiene datos o no). Luego, el demultiplexor puede revertir el proceso y producir 4 flujos de datos exactamente con la misma velocidad de bits que el anterior. La irregularidad de la sincronización se soluciona mediante un bucle de bloqueo de fase.
Este esquema no permite la adición de un bit relleno tan pronto como sea necesario porque el bit rellenable está en un punto fijo en el marco, por lo que es necesario esperar hasta el intervalo de tiempo del bit rellenable. Esta espera da como resultado una "fluctuación del tiempo de espera" que puede tener una frecuencia arbitrariamente baja (es decir, hasta cero), por lo que no puede eliminarse por completo mediante los efectos de filtrado del bucle de bloqueo de fase. La peor relación de relleno posible sería 1 fotograma en 2, ya que esto da una fluctuación teórica de 0,5 bits, por lo que la relación de relleno se elige cuidadosamente para dar una fluctuación teórica mínima. Sin embargo, en un sistema práctico, la decisión real de rellenar o no se puede tomar comparando la dirección de lectura y la dirección de escritura del almacén del búfer de entrada, de modo que la posición en el marco cuando se toma la decisión varía y agrega una segunda variable que depende de la longitud. De la tienda.
El proceso a veces se denomina "justificación por pulsos" porque la "justificación" en la impresión consiste en agregar espacios para que cada línea ocupe el ancho completo de la columna. Se cree que se prefirió este término porque "...... rellenar trozos rellenables" y "la inquietud del tiempo de espera es la inquietud que se siente mientras se espera rellenar un trozo rellenable", aunque técnicamente correcto, ¡suena como un pleonasmo !
Se utilizan técnicas similares para combinar cuatro × 8 Mbit/s, más relleno de bits y alineación de trama, dando 34 Mbit/s. Cuatro × 34 Mbit/s, da 140. Cuatro × 140 da 565.
En las redes de telecomunicaciones , los relojes independientes son relojes de precisión de funcionamiento libre ubicados en los nodos que se utilizan para la sincronización .
Los buffers de almacenamiento variables , instalados para acomodar las variaciones en el retardo de transmisión entre nodos, se hacen lo suficientemente grandes para acomodar pequeñas desviaciones de tiempo ( fase ) entre los relojes nodales que controlan la transmisión. Ocasionalmente, el tráfico puede interrumpirse para permitir que los buffers se vacíen de algunos o todos los datos almacenados . [4]
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