En la industria electrónica, la instrumentación integrada se refiere a la integración de instrumentación de prueba y medición en chips semiconductores (o dispositivos de circuitos integrados ). La instrumentación integrada se diferencia de los sistemas integrados , que son sistemas electrónicos o subsistemas que generalmente comprenden la parte de control de un sistema electrónico más grande. La instrumentación integrada en chips (instrumentación integrada) se emplea en una variedad de aplicaciones de prueba electrónica, incluida la validación y prueba de los propios chips, la validación, prueba y depuración de las placas de circuito donde se implementan estos chips y la resolución de problemas de los sistemas una vez que se han instalado en el campo.
Un grupo de trabajo del IEEE (Instituto de Ingenieros Eléctricos y Electrónicos) que está desarrollando un estándar para acceder a instrumentos integrados (el estándar IEEE 1687 Internal JTAG [1] ) define la instrumentación integrada de la siguiente manera:
Cualquier estructura lógica dentro de un dispositivo cuyo propósito sea Diseño para Pruebas (DFT), Diseño para Depuración (DFD), Diseño para Rendimiento (DFY), Prueba... Existe el uso generalizado de instrumentación embebida (como motores BIST ( autoprueba incorporada ), caracterización y calibración de E/S complejas, instrumentación de temporización embebida, etc.). [2]
Ya en la década de 1990, la industria electrónica reconoció que la validación, prueba y depuración del diseño se verían seriamente obstaculizadas en el futuro cercano. Inicialmente, el impulso detrás de este reconocimiento y el desarrollo posterior de soluciones fue la aparición de nuevos paquetes de chips semiconductores, como la matriz de rejilla de bolas (BGA), que colocaba los pines del dispositivo debajo de la matriz de silicio, haciéndolos inaccesibles al contacto físico con las sondas metálicas de un instrumento o un sistema de prueba. En ese momento, la mayoría de los instrumentos de prueba, como el osciloscopio y los analizadores lógicos en el diseño, y la prueba en circuito (ICT) en la fabricación en serie, eran externos a los chips y las placas de circuitos. Dependían de la colocación de una sonda en un chip o una placa de circuitos para obtener datos de prueba. Para superar la desaparición del acceso a las sondas de prueba, la tecnología de instrumentación comenzó a integrarse en semiconductores y en placas de circuitos impresos.
En los últimos años, esta situación se ha visto agravada por las conexiones seriales entre chips (interconexiones o buses) cada vez más rápidas en las placas de circuitos, así como por tecnologías de empaquetado de chips aún más complejas, como el sistema en un chip (SOC), el sistema en paquete (SIP) y el paquete en paquete (POP). Estos y otros avances están haciendo que la instrumentación integrada en los chips sea una necesidad para los procesos de validación, prueba y depuración del diseño.
Aunque no se lo denominó instrumento integrado en el momento de su desarrollo, el estándar IEEE 1149.1 Boundary Scan [3] puede considerarse la primera tecnología habilitadora para instrumentación integrada. (Boundary scan también se conoce como JTAG , en honor al Joint Test Action Group que inicialmente emprendió su desarrollo antes de que quedara bajo la égida de un grupo de trabajo del IEEE. "JTAG" se utiliza a menudo para designar el puerto de acceso en un chip que cumple con el estándar de escaneo de límites). Algunos considerarían el proceso de prueba de escaneo de límites como una forma de instrumentación integrada. El escaneo de límites implica incrustar una infraestructura de instrumentación en chips y en placas de circuitos. Esta infraestructura se puede utilizar durante la depuración del diseño y la puesta en marcha de la primera placa prototipo, la fabricación en volumen y el servicio de campo para probar y diagnosticar la integridad estructural de las conexiones eléctricas en las placas de circuitos. Además, la infraestructura de escaneo de límites también se puede aplicar a la programación de dispositivos como memorias, dispositivos lógicos programables complejos (CPLD) y matrices de puertas programables en campo (FPGA) después de que se hayan soldado a una placa de circuito.
En los años transcurridos desde el desarrollo del estándar de escaneo de límites como una tecnología de prueba estructural, la infraestructura de escaneo de límites incorporada en chips y en placas de circuitos se ha apropiado para una serie de aplicaciones relacionadas, incluido como un método de acceso a la instrumentación insertada en chips. Un estándar posterior en la familia de escaneo de límites, el estándar IEEE 1149.6 de escaneo de límites para redes digitales avanzadas, [4] utiliza la infraestructura de instrumentación incorporada de escaneo de límites 1149.1 pero amplía los tipos de interconexiones de chip a chip que se pueden probar. Mientras que el estándar 1149.1 define una metodología para probar interconexiones acopladas a CC, la versión 1149.6 del estándar de escaneo de límites extiende la metodología para probar interconexiones acopladas a CA de alta velocidad y/o diferenciales.
Otra incorporación a la familia de estándares de escaneo de límites ha sido el IEEE 1149.7, que define una interfaz con un número reducido de pines y permite una depuración de software mejorada. Además, se espera que el IEEE 1149.7 se utilice en la prueba de chips complejos con múltiples chips apilados en un solo paquete.
Un grupo de trabajo del IEEE también ha emprendido el desarrollo de un estándar que aborda específicamente la instrumentación integrada. El nombre oficial de este estándar es IEEE 1687 Standard for Access and Control of Instrumentation Embedded within a Semiconductor Device, pero comúnmente se lo conoce como el estándar Internal JTAG (IJTAG). [5] El objetivo del grupo de trabajo ha sido definir una tecnología para automatizar, acceder y analizar la salida de instrumentos integrados. La estandarización de la interfaz con instrumentos integrados significa que estos instrumentos podrían provenir de cualquier número de fuentes, pero la interacción del usuario se simplificaría ya que esto se basaría en un estándar aceptado por la industria. Los instrumentos integrados reales podrían ser desarrollados por cualquiera de varios tipos diferentes de grupos, incluidos proveedores de chips, proveedores externos, vendedores de herramientas de diseño de chips o grupos de diseño internos. La disponibilidad de chips que cumplan con el estándar IEEE 1687 alentaría el desarrollo de herramientas basadas en estándares para interactuar con la instrumentación integrada en los chips y utilizarla. El estándar IEEE 1687 ahora es un estándar ratificado.
La instrumentación integrada puede realizar ciertas funciones con las que las tecnologías de medición y prueba externas tienen dificultades porque son externas al chip o placa de circuito que se está probando. Además, la instrumentación integrada suele ser más eficiente y adaptable, ya que está basada en software, a diferencia de los comprobadores de hardware externos. Además, la instrumentación integrada simplemente se adapta mejor a gran parte de las tecnologías informáticas y de comunicaciones que están surgiendo en la actualidad.
Algunas de las tecnologías de prueba y medición más tradicionales solo pueden medir el rendimiento y el flujo de datos en el punto de entrada/salida (E/S) de un chip. El verdadero desafío es que el instrumento obtenga visibilidad del procesamiento que se lleva a cabo dentro del propio núcleo de silicio. Para ello, se necesitan instrumentos integrados entre el punto de E/S en el perímetro del chip y el núcleo de procesamiento.
Las siguientes son algunas de las dificultades que enfrentan los instrumentos de prueba y medición tradicionales a medida que los chips, las placas de circuitos y los sistemas se vuelven cada vez más rápidos, más pequeños y más complejos.
Las aplicaciones de la instrumentación embebida son muy variadas. A nivel de placas de circuitos, dos de las aplicaciones más destacadas son la validación de diseño y la prueba no intrusiva de placas.
Se están incorporando instrumentos en los chips y se utilizan para validar los diseños de las placas de circuitos. Este tipo de validación de diseño puede hacer uso de una variedad de instrumentos integrados, como motores de prueba de tasa de error de bits (BERT), BIST para dispositivos lógicos, motores de margen, BIST de memoria, prueba de memoria, generadores de patrones aleatorios y un analizador lógico completo . Implementados en aplicaciones de validación de diseño, estos instrumentos integrados pueden funcionar dentro del chip o a través de interconexiones de chip a chip integradas para validar el rendimiento y la funcionalidad de un diseño de placa de circuito antes de que pase a la producción en serie.
La prueba de placa no intrusiva (NBT) emplea instrumentación integrada para realizar pruebas estructurales y eléctricas en placas de circuitos. Además del escaneo de límites, otros tipos de métodos NBT incluyen la prueba controlada por procesador (PCT) y la prueba controlada por FPGA (FCT). Consulte a continuación para obtener más información sobre estas metodologías.
Como se mencionó anteriormente, el estándar IEEE 1149.1 Boundary-Scan podría considerarse el primer facilitador de la instrumentación integrada y, como tal, la primera metodología de instrumentación integrada. Además de proporcionar la infraestructura para acceder y operar instrumentos integrados, las pruebas que utilizan la infraestructura de escaneo de límites se pueden aplicar a las placas de circuitos para identificar defectos estructurales, como cortocircuitos y aperturas. Varias otras metodologías también aplican pruebas iniciadas por instrumentos integrados.