En la fabricación de semiconductores , un punto de inflexión del proceso es un ejemplo de una técnica de diseño de experimentos (DoE) que se refiere a una variación de los parámetros de fabricación utilizados para aplicar un diseño de circuito integrado a una oblea de semiconductor . Los puntos de inflexión del proceso representan los extremos de estas variaciones de parámetros dentro de los cuales un circuito que ha sido grabado en la oblea debe funcionar correctamente. Un circuito que funciona en dispositivos fabricados en estos puntos de inflexión del proceso puede funcionar más lento o más rápido de lo especificado y a temperaturas y voltajes más bajos o más altos, pero si el circuito no funciona en absoluto en ninguno de estos extremos del proceso, se considera que el diseño tiene un margen de diseño inadecuado. [1]
Para verificar la robustez de un diseño de circuito integrado, los fabricantes de semiconductores fabricarán lotes de esquina , que son grupos de obleas a las que se les han ajustado los parámetros del proceso de acuerdo con estos extremos, y luego probarán los dispositivos fabricados a partir de estas obleas especiales en incrementos variables de condiciones ambientales, como voltaje, frecuencia de reloj y temperatura, aplicadas en combinación (dos o, a veces, las tres juntas) en un proceso llamado caracterización . Los resultados de estas pruebas se representan gráficamente utilizando una técnica gráfica conocida como diagrama shmoo que indica claramente el límite más allá del cual un dispositivo comienza a fallar para una combinación dada de estas condiciones ambientales.
El análisis de lotes de esquina es más efectivo en la electrónica digital debido al efecto directo de las variaciones del proceso en la velocidad de conmutación del transistor durante las transiciones de un estado lógico a otro, lo que no es relevante para los circuitos analógicos, como los amplificadores.
En el diseño de microprocesadores de circuitos integrados de integración a muy gran escala (VLSI) y la fabricación de semiconductores , un ángulo de proceso representa una variación de tres o seis sigma con respecto a las concentraciones de dopaje nominales (y otros parámetros [2] ) en transistores en una oblea de silicio . Esta variación puede causar cambios significativos en el ciclo de trabajo y la velocidad de respuesta de las señales digitales y, a veces, puede provocar una falla catastrófica de todo el sistema.
Las variaciones pueden ocurrir por muchos motivos, como pequeños cambios en la humedad o la temperatura en la sala limpia cuando se transportan las obleas, o debido a la posición del chip en relación con el centro de la oblea.
Cuando trabajamos en el dominio esquemático, generalmente solo trabajamos con los puntos de corte del proceso del extremo frontal de la línea (FEOL), ya que estos puntos de corte afectarán el rendimiento de los dispositivos. Sin embargo, existe un conjunto ortogonal de parámetros de proceso que afectan a los parásitos del extremo posterior de la línea (BEOL).
Una convención de nomenclatura para los vértices de proceso es utilizar designadores de dos letras, donde la primera letra se refiere al vértice del MOSFET de canal N ( NMOS ) y la segunda letra se refiere al vértice del canal P ( PMOS ). En esta convención de nomenclatura, existen tres vértices: típico , rápido y lento . Los vértices rápido y lento presentan movilidades de portadora que son mayores y menores que lo normal, respectivamente. Por ejemplo, un vértice designado como FS denota NFET rápidos y PFET lentos.
Por lo tanto, hay cinco posibles esquinas: típica-típica (TT) (no es realmente una esquina de un gráfico de movilidad n vs. p, pero se llama esquina, de todos modos), rápida-rápida (FF), lenta-lenta (SS), rápida-lenta (FS) y lenta-rápida (SF). Las primeras tres esquinas (TT, FF, SS) se denominan esquinas pares, porque ambos tipos de dispositivos se ven afectados de manera uniforme y, por lo general, no afectan negativamente la corrección lógica del circuito. Los dispositivos resultantes pueden funcionar a frecuencias de reloj más lentas o más rápidas y, a menudo, se agrupan como tales. Las dos últimas esquinas (FS, SF) se denominan esquinas "sesgadas" y son motivo de preocupación. Esto se debe a que un tipo de FET conmutará mucho más rápido que el otro, y esta forma de conmutación desequilibrada puede hacer que un borde de la salida tenga mucho menos slew que el otro borde. Los dispositivos de enclavamiento pueden registrar valores incorrectos en la cadena lógica.
Además de los propios FET , existen más efectos de variación en el chip (OCV) que se manifiestan en nodos tecnológicos más pequeños . Estos incluyen efectos de variación de proceso, voltaje y temperatura (PVT) en la interconexión en el chip, así como en las estructuras de las vías.
Las herramientas de extracción suelen tener una esquina nominal para reflejar la sección transversal nominal del objetivo del proceso. Luego, se crearon las esquinas cbest y cworst para modelar las secciones transversales más pequeñas y más grandes que se encuentran en la variación de proceso permitida. Un simple experimento mental muestra que la sección transversal más pequeña con el espaciado vertical más grande producirá la capacitancia de acoplamiento más pequeña. Los circuitos digitales CMOS eran más sensibles a la capacitancia que a la resistencia, por lo que esta variación fue inicialmente aceptable. A medida que los procesos evolucionaron y la resistencia del cableado se volvió más crítica, se crearon rcbest y rcworst adicionales para modelar las áreas de sección transversal mínima y máxima para la resistencia. Pero el único cambio es que la resistencia de la sección transversal no depende del espesor del óxido (espaciado vertical entre cables), por lo que para rcbest se usa el más grande y para rcworst se usa el más pequeño.
Para combatir estos efectos de variación, los procesos de tecnología moderna a menudo suministran modelos de simulación SPICE o BSIM para todos los vértices del proceso (o al menos, TT, FS y SF), lo que permite a los diseñadores de circuitos detectar efectos de sesgo de vértice antes de que se diseñe el diseño , así como después del diseño (a través de la extracción de parásitos ), antes de que se grabe .
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