Xilinx ISE [2] (abreviatura de Integrated Synthesis Environment ) [3] es una herramienta de software discontinuada de Xilinx para la síntesis y el análisis de diseños HDL , que apunta principalmente al desarrollo de firmware integrado para las familias de productos de circuitos integrados (CI) FPGA y CPLD de Xilinx . Fue reemplazada por Xilinx Vivado . El uso de la última edición lanzada en octubre de 2013 continúa para la programación en el sistema de diseños de hardware heredados que contienen FPGA y CPLD más antiguos que de otro modo quedarían huérfanos por la herramienta de diseño de reemplazo, Vivado Design Suite .
El ISE permite al desarrollador sintetizar ("compilar") sus diseños, realizar análisis de tiempos , examinar diagramas RTL , simular la reacción de un diseño a diferentes estímulos y configurar el dispositivo de destino con el programador . Otros componentes que se incluyen con el ISE de Xilinx incluyen el kit de desarrollo integrado (EDK), un kit de desarrollo de software (SDK) y ChipScope Pro. [4] El ISE de Xilinx se utiliza principalmente para la síntesis y el diseño de circuitos, mientras que el simulador lógico ISIM o ModelSim se utiliza para pruebas a nivel de sistema. [5] [6]
Como se practica comúnmente en el sector de automatización de diseño electrónico comercial , Xilinx ISE está estrechamente acoplado a la arquitectura de los propios chips de Xilinx (cuyos componentes internos son altamente propietarios) y no se puede utilizar con productos FPGA de otros proveedores. [3] Dada la naturaleza altamente propietaria de las líneas de productos de hardware de Xilinx, rara vez es posible utilizar alternativas de código abierto a las herramientas proporcionadas directamente por Xilinx, aunque a partir de 2020, se están realizando algunos intentos exploratorios. [7]
Desde 2012, Xilinx ISE ha sido descontinuado en favor de Vivado Design Suite , que cumple las mismas funciones que ISE con características adicionales para el desarrollo de sistemas en un chip . [8] [9] Xilinx lanzó la última versión de ISE en octubre de 2013 (versión 14.7) y afirma que "ISE ha pasado a la fase de sostenimiento de su ciclo de vida del producto y no hay más lanzamientos de ISE planificados". [10]
La interfaz de usuario principal del ISE es el Navegador de proyectos, que incluye la jerarquía de diseño (Fuentes), un editor de código fuente (Lugar de trabajo), una consola de salida (Transcripción) y un árbol de procesos (Procesos). [3] [11]
La jerarquía de diseño consta de archivos de diseño (módulos), cuyas dependencias son interpretadas por el ISE y mostradas como una estructura de árbol . [3] Para diseños de un solo chip puede haber un módulo principal, con otros módulos incluidos por el módulo principal, similar a la main()subrutina en los programas C++ . [3] Las restricciones de diseño se especifican en módulos, que incluyen la configuración y el mapeo de pines. [3]
La jerarquía de procesos describe las operaciones que el ISE realizará en el módulo activo en ese momento. [3] La jerarquía incluye funciones de compilación, sus funciones de dependencia y otras utilidades. [3] La ventana también indica problemas o errores que surgen con cada función. [3]
La ventana Transcripción proporciona el estado de las operaciones que se están ejecutando actualmente e informa a los ingenieros sobre problemas de diseño. [3] Dichos problemas se pueden filtrar para mostrar advertencias, errores o ambos. [3]
Las pruebas a nivel de sistema se pueden realizar con ISIM o el simulador lógico ModelSim , y dichos programas de prueba también deben estar escritos en lenguajes HDL. [3] Los programas de banco de pruebas pueden incluir formas de onda de señales de entrada simuladas o monitores que observan y verifican las salidas del dispositivo bajo prueba . [3]
ModelSim o ISIM se pueden utilizar para realizar los siguientes tipos de simulaciones: [5]
Los algoritmos patentados de Xilinx para síntesis permiten que los diseños se ejecuten hasta un 30% más rápido que los programas de la competencia y permiten una mayor densidad lógica que reduce el tiempo y los costos del proyecto. [12]
Además, debido a la creciente complejidad de la estructura del FPGA, incluidos los bloques de memoria y los bloques de E/S, se desarrollaron algoritmos de síntesis más complejos que separan los módulos no relacionados en porciones , lo que reduce los errores posteriores a la colocación. [12]
Xilinx y otros proveedores externos ofrecen núcleos IP para implementar funciones a nivel de sistema, como procesamiento de señales digitales (DSP), interfaces de bus, protocolos de red, procesamiento de imágenes , procesadores integrados y periféricos. [12] Xilinx ha sido fundamental en el cambio de diseños de una implementación basada en ASIC a una implementación basada en FPGA. [12]
La edición de suscripción es la versión con licencia de Xilinx ISE y hay una versión de prueba gratuita disponible para descargar.
La edición web es la versión gratuita de Xilinx ISE, que se puede descargar y utilizar sin costo alguno. Proporciona síntesis y programación para una cantidad limitada de dispositivos Xilinx . En particular, los dispositivos con una gran cantidad de pines de E/S y matrices de compuertas grandes están deshabilitados.
La familia Spartan de FPGAs de bajo costo está totalmente respaldada por esta edición, así como también la familia de CPLD , lo que significa que los pequeños desarrolladores y las instituciones educativas no tienen gastos generales derivados del costo del software de desarrollo.
Es necesario registrar la licencia para utilizar la edición web de Xilinx ISE, que es gratuita y se puede renovar una cantidad ilimitada de veces.
He determinado cómo se configura la mayor parte del flujo de bits del XC2064... y he creado un programa para generar la información CLB a partir de un archivo de flujo de bits... desafortunadamente, este es uno de esos proyectos en los que el último 20% se lleva la mayor parte del tiempo, por lo que aún queda trabajo por hacer.