El SPARC T4 es un microprocesador multinúcleo SPARC presentado en 2011 por Oracle Corporation . El procesador está diseñado para ofrecer un alto rendimiento multiproceso (8 subprocesos por núcleo, con 8 núcleos por chip), así como un alto rendimiento de un solo subproceso desde el mismo chip. [1] El chip es el procesador de cuarta generación [2] de la familia T-Series. Sun Microsystems lanzó al mercado el primer procesador de la serie T ( UltraSPARC T1 ) en 2005.
El chip es el primer chip SPARC de Sun/Oracle que utiliza subprocesos dinámicos [3] y ejecución fuera de orden . [4] Incorpora una unidad de punto flotante y una unidad criptográfica dedicada por núcleo. [2] Los núcleos utilizan la arquitectura SPARC Versión 9 de 64 bits que se ejecuta en frecuencias entre 2,85 GHz y 3,0 GHz y están construidos en un proceso de 40 nm con un tamaño de matriz de 403 mm 2 (0,625 pulgadas cuadradas). [1]
En la hoja de ruta del procesador de Sun Microsystems de 2009 se describió un chip de ocho núcleos y ocho subprocesos por núcleo construido en un proceso de 40 nm y que funciona a 2,5 GHz. Tenía el nombre en código "Yosemite Falls" y se le dio una fecha de lanzamiento prevista para finales de 2011. El procesador Se esperaba que introdujera una nueva microarquitectura, con el nombre en código "VT Core". El sitio web de tecnología en línea The Register especuló que este chip se llamaría "T4", siendo el sucesor del SPARC T3 . [5] El producto de CPU Yosemite Falls permaneció en la hoja de ruta del procesador de Oracle Corporation después de que la compañía adquirió Sun a principios de 2010. [6] En diciembre de 2010, el vicepresidente de desarrollo de hardware de Oracle confirmó que el procesador T4 estaba diseñado para mejorar el rendimiento por subproceso. , con ocho núcleos y con un lanzamiento previsto dentro de un año. [7] [8]
El diseño del procesador se presentó en la conferencia Hot Chips de 2011. [9] Los núcleos (rebautizados como "S3" de "VT") incluían un canal entero de 16 etapas de doble emisión y un canal de punto flotante de 11 ciclos , ambos brindando mejoras con respecto al núcleo anterior ("S2") utilizado en el SPARC T3. procesador. Cada núcleo tiene asociados cachés L1 de 16 KB de datos y 16 KB de instrucciones, y un caché L2 unificado de 128 KB . Los ocho núcleos comparten 4 MB de caché L3 y el recuento total de transistores es de aproximadamente 855 millones. [9] El diseño fue el primer procesador Sun/Oracle SPARC con ejecución fuera de orden [10] y fue el primer procesador de la familia SPARC T-Series que incluyó la capacidad de emitir más de una instrucción por ciclo a un núcleo. unidades de ejecución. [11]
El procesador T4 se presentó oficialmente como parte de los servidores SPARC T4 de Oracle en septiembre de 2011. [12] Los lanzamientos iniciales de productos de un servidor en rack T4-1 con un solo procesador funcionaban a 2,85 GHz. [3] El procesador dual T4-2 funcionó a la misma frecuencia de 2,85 GHz y el servidor de procesador cuádruple T4-4 funcionó a 3,0 GHz. [13]
El núcleo SPARC S3 también incluye un mecanismo de prioridad de subprocesos (llamado "subprocesos dinámicos") mediante el cual a cada subproceso se le asignan recursos según las necesidades, lo que proporciona un mayor rendimiento. [9] La mayoría de los recursos centrales de S3 se comparten entre todos los subprocesos activos, hasta 8 de ellos. Los recursos compartidos incluyen estructuras de predicción de ramas , varias entradas de búfer y recursos de ejecución desordenados. La asignación estática de recursos reserva los recursos para los subprocesos en función de una política, ya sea que el subproceso pueda usarlos o no. Los subprocesos dinámicos asignan estos recursos a los subprocesos que están listos y los utilizarán, mejorando así el rendimiento. [4]
El rendimiento criptográfico también aumentó con respecto al chip T3 mediante mejoras de diseño, incluido un nuevo conjunto de instrucciones criptográficas. [8] Los coprocesadores criptográficos por núcleo de UltraSPARC T2 y T3 fueron reemplazados por aceleradores internos y criptografía basada en instrucciones. La implementación está diseñada para lograr cifrado y descifrado a velocidad de cable en los puertos Ethernet de 10 Gbit/s del SPARC T4. [4]
Se afirma que los cambios arquitectónicos ofrecen una mejora 5 veces mayor en el rendimiento de enteros de un solo subproceso [9] y el doble de rendimiento por subproceso en comparación con la generación anterior T3. [4] El resultado publicado por SPECjvm2008 para un T4-2 de 16 núcleos es 454 ops/m [14] y 321 ops/m [15] para el T3-2 de 32 núcleos, que es una relación de 2,8 veces el rendimiento por núcleo. .