El RISC Single Chip , o RSC , es un microprocesador de un solo chip desarrollado y fabricado por International Business Machines (IBM). El RSC era una implementación de un solo chip con características reducidas del POWER1 , una unidad central de procesamiento (CPU) de varios chips que implementaba la arquitectura del conjunto de instrucciones (ISA) POWER . Se utilizó en modelos de estaciones de trabajo de nivel básico de la familia IBM RS/6000 , como el modelo 220 y el 230.
El RSC operaba a frecuencias de 33 y 45 MHz. Tiene tres unidades de ejecución : una unidad de punto fijo , una unidad de punto flotante y un procesador de rama; y una caché unificada de instrucciones y datos de 8 KB. Al igual que el POWER1, el controlador de memoria y la E/S estaban estrechamente integrados, con las unidades funcionales responsables de las funciones: una unidad de interfaz de memoria y una unidad secuenciadora; [ aclaración necesaria ] residiendo en el mismo chip que el procesador. El RSC contiene nueve unidades funcionales: unidad de ejecución de punto fijo (FXU), unidad de ejecución de punto flotante (FPU), la unidad de gestión de memoria (MMU), unidad de interfaz de memoria (MIU), unidad secuenciadora, unidad de procesador en chip común (COP), unidad de búsqueda de instrucciones y unidad de cola y despacho de instrucciones.
La unidad de punto fijo ejecuta instrucciones de números enteros , genera direcciones en operaciones de carga y almacenamiento y algunas partes de instrucciones de bifurcación. Tiene una secuencia de tres etapas que consta de etapas de decodificación , ejecución y reescritura . Algunas instrucciones requieren varios ciclos en la etapa de ejecución antes de completarse.
La unidad de coma flotante ejecuta instrucciones de coma flotante . A diferencia del POWER1, el RSC no tiene capacidad de renombrar registros debido a un área de matriz limitada en la que debe encajar la unidad. Para ahorrar aún más área de matriz, la matriz de multiplicación-suma de coma flotante tiene 32 bits de ancho. Para realizar operaciones de 64 bits ( doble precisión ), los operandos se dividen en dos y la instrucción pasa dos veces por la matriz de multiplicación-suma. La secuencia de operaciones de coma flotante consta de cuatro etapas: decodificación , multiplicación , suma y escritura diferida .
El RSC tiene una caché unificada de 8 KB en lugar de las cachés de instrucciones y datos grandes independientes como el POWER1. La caché unificada es asociativa por conjuntos bidireccional y utiliza una política de almacenamiento continuo sin recarga en caso de error de almacenamiento y una política de reemplazo de la menos utilizada recientemente (LRU). Tiene un tamaño de línea de caché de 64 bytes y cada línea de caché está dividida en cuatro palabras cuadruplicadas (16 bytes), y a cada palabra cuadruplicada se le asigna su propio bit válido en el directorio de caché. Durante cada ciclo, se pueden leer cuatro palabras y se pueden escribir dos palabras dobles .
El bus de datos de memoria tiene 72 bits de ancho, de los cuales 64 bits se utilizan para la ruta de datos y 8 bits para el código de corrección de errores (ECC). La unidad de interfaz de memoria administra el bus y realiza comprobaciones ECC de los datos que ingresan al procesador. La lógica ECC es capaz de corregir errores de un solo bit. En comparación con el POWER1, el bus de datos de memoria RSC es más angosto y utiliza SIMM estándar de la industria en lugar de tarjetas de memoria personalizadas.
El RSC contenía aproximadamente un millón de transistores en una matriz de 14,9 mm por 15,2 mm (226,48 mm 2 ) fabricada por IBM mediante un proceso de semiconductor de óxido metálico complementario (CMOS) con un tamaño de característica mínimo de 0,8 μm y tres niveles de cableado. Está empaquetado en un módulo de matriz de pines de cerámica de 36 mm por 36 mm que tenía 201 pines de señal. Requería una fuente de alimentación de 3,6 voltios y consumía 4 vatios durante el funcionamiento a 33 MHz.
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