El Q-bus , [1] también conocido como bus LSI-11 , es una de varias tecnologías de bus utilizadas con los sistemas informáticos PDP y MicroVAX fabricados anteriormente por Digital Equipment Corporation de Maynard , Massachusetts .
El Q-bus es una versión menos costosa de Unibus que utiliza multiplexación para que las señales de dirección y datos compartan los mismos cables. [2] Esto permite una implementación físicamente más pequeña y menos costosa de esencialmente la misma funcionalidad.
Con el tiempo, el rango de direcciones físicas del bus Q se amplió de 16 a 18 y luego a 22 bits. También se agregaron modos de transferencia de bloques al bus Q. [2]
El Q-bus está organizado como una serie de módulos instalados en una o más placas base .
Al igual que el Unibus anterior, el Q-bus utiliza: [3] [4]
La E/S mapeada en memoria significa que los ciclos de datos entre dos dispositivos cualesquiera, ya sea CPU, memoria o dispositivos de E/S, utilizan los mismos protocolos. En el Unibus, hay un rango de direcciones físicas dedicadas a los dispositivos de E/S. El Q-bus simplifica este diseño al proporcionar una señal específica (originalmente llamada BBS7 , Bus Bank Select 7, pero que luego se generalizó para llamarse BBSIO , Bus Bank Select I/O ) que selecciona el rango de direcciones utilizadas por los dispositivos de E/S.
El direccionamiento de bytes significa que la dirección física que se transmite a través del Unibus se interpreta como la dirección de una cantidad de datos del tamaño de un byte. Debido a que el bus en realidad contiene una ruta de datos de dos bytes de ancho, el bit de dirección [0] está sujeto a una interpretación especial y los datos en el bus deben viajar por los carriles de bytes correctos.
Una relación estricta maestro-esclavo significa que, en cualquier momento, solo un dispositivo puede ser el maestro del bus Q. Este dispositivo maestro puede iniciar transacciones de datos a las que puede responder un máximo de un dispositivo esclavo seleccionado . (Esto no tuvo efecto sobre si un ciclo de bus determinado está leyendo o escribiendo datos; el maestro del bus puede ordenar cualquiera de los dos tipos de transacción). Al final del ciclo de bus, un protocolo de arbitraje de bus selecciona el siguiente dispositivo al que se le otorgará el dominio del bus.
La señalización asincrónica significa que el bus no tiene un tiempo de ciclo fijo; la duración de cualquier ciclo de transferencia de datos en particular en el bus está determinada únicamente por los dispositivos maestro y esclavo que participan en el ciclo de datos actual. Estos dispositivos utilizan señales de protocolo de enlace para controlar la sincronización del ciclo de datos. La lógica de tiempo de espera dentro del dispositivo maestro limita la duración máxima permitida de cualquier ciclo de bus determinado.
Dependiendo de su generación, el bus Q contiene 16, 18 o 22 líneas BDAL ( Bus Data/Address Line ). Se utilizan 16, 18 o 22 líneas BDAL para la parte de dirección física de cada ciclo de bus. Luego se reutilizan ocho o 16 líneas DBAL para la(s) parte(s) de datos de cada ciclo de bus. Las generaciones más nuevas del bus permiten la transferencia en modo bloque donde una sola dirección de bus puede ser seguida por más de un ciclo de datos (y las transferencias tienen lugar en direcciones de bus consecutivas). Debido a que la parte de dirección de cada ciclo de bus no puede transferir datos, el uso del modo bloque significa menos ciclos de dirección y más tiempo para los ciclos de datos, lo que permite un mayor ancho de banda de transferencia de datos de bus .
El dominio del bus se otorga en función de la proximidad topológica de una tarjeta de E/S al árbitro del bus (en el frente lógico del bus); las tarjetas más cercanas tienen prioridad sobre las tarjetas más lejanas.
Las interrupciones pueden enviarse al procesador de fildeo de interrupciones en cualquiera de los cuatro niveles de prioridad de interrupción . Dentro de un nivel determinado, las tarjetas más cercanas al procesador de fildeo de interrupciones (en la parte delantera del bus) tienen prioridad sobre las tarjetas que se encuentran más atrás en el bus. Las interrupciones están vectorizadas : el procesador de fildeo de interrupciones lee el vector de interrupción de una tarjeta que solicita una interrupción. De esta manera, las interrupciones de todas las tarjetas de E/S del sistema se pueden distinguir sin ambigüedad.
Los módulos Q-bus están configurados como placas de circuito impreso con conectores de borde de tarjeta chapados en oro que se acoplan a las ranuras correspondientes en una placa base. Los conectores de borde de los módulos están divididos en "dedos" individuales, de manera similar a los módulos Unibus, pero están limitados a cuatro conectores, en comparación con los seis de Unibus. Los módulos están disponibles en tamaños de doble altura (dos conectores) o de cuádruple altura (cuatro conectores). Esta nomenclatura es un tanto poco intuitiva, ya que la diferencia entre los dos es en realidad el ancho de la PCB. Los módulos de cuádruple altura tienden a usarse para CPU, memoria, procesadores de video y otros componentes de alto ancho de banda, mientras que los módulos de doble altura tienden a usarse para tarjetas de interfaz, placas de conexión de conectores, relojes de tiempo real, ROM/microcódigo y otros componentes de ancho de banda relativamente bajo. Algunas excepciones son las CPU de doble altura LSI-11/2, KDF11-A y KDJ11-A, y muchos de los primeros módulos de memoria de pequeña capacidad.
Al igual que con el Unibus, la señalización se optimizó cuidadosamente para que se requiera la mínima cantidad de lógica en todo el sistema de bus. Se utiliza señalización asincrónica, pero la corrección de la distorsión de direcciones y datos es responsabilidad del maestro de bus actual, lo que minimiza la complejidad de los dispositivos esclavos de bus. La responsabilidad de calcular el tiempo de espera de los ciclos de bus fallidos también recae en los dispositivos maestros. De manera similar, las complejidades de la gestión de transacciones de interrupción se concentran en el único procesador de distribución de interrupciones (la computadora PDP-11 o VAX-11) del sistema.
El diseño del Q-bus estaba muy relacionado con el diseño del Unibus, tanto en su espíritu como en su implementación detallada. Había adaptadores disponibles de Digital y de terceros que permitían conectar dispositivos Q-bus a computadoras basadas en Unibus y viceversa. [5] Había varios dispositivos de E/S disponibles en versiones Unibus o Q-bus; algunos de estos dispositivos tenían pequeñas diferencias, mientras que muchos otros eran esencialmente idénticos.
En los sistemas soviéticos (ver CPU de la serie 1801 ), la arquitectura Q-Bus se denomina МПИ ( Магистральный Параллельный Интерфейс , o interfaz de bus paralelo). Su principal diferencia es que admite hasta cuatro procesadores en el mismo bus. Por lo demás, es completamente binario y eléctricamente compatible con el estándar Q-Bus, salvo por la disposición física de los conectores.
El Q-Bus admite 6 tipos básicos de transacciones: [2]
Entrada de datos DATI: lectura maestra; nota: no hay DATIB (no es necesario)Salida de datos DATO - escritura maestraDATOB Datos de salida (byte)DATIO Entrada/salida de datosDATIOB Entrada/salida de datos (byte)Reconocimiento de interrupción de IAK
Hay una amplia gama de tipos de módulos disponibles para Q-Bus. En general, se pueden clasificar como:
Hay una amplia gama de tarjetas de interfaz disponibles para el Q-Bus. Varios módulos Q-Bus pueden ser de ancho doble (dos juegos de dedos, la mitad del ancho total del montaje) o de ancho cuádruple (cuatro juegos de dedos, el ancho completo del montaje), lo que indica que el módulo ocupa la mitad o la totalidad de la ranura de montaje del Q-Bus, respectivamente.