En el ciclo Tick-Tock de Intel , el "Tick" de 2007/2008 fue la reducción de la microarquitectura Core a 45 nanómetros como modelo CPUID 23. En los procesadores Core 2, se utiliza con los nombres de código Penryn (Socket P), Wolfdale (LGA 775) y Yorkfield (MCM, LGA 775), algunos de los cuales también se venden como procesadores Celeron, Pentium y Xeon. En la marca Xeon, los nombres de código Wolfdale-DP y Harpertown se utilizan para los MCM basados en LGA 771 con dos o cuatro núcleos Wolfdale activos.
Las mejoras arquitectónicas con respecto a las CPU Core 2 de 65 nanómetros incluyen un nuevo divisor con latencia reducida, un nuevo motor de mezcla e instrucciones SSE4.1 (algunas de las cuales están habilitadas por el nuevo motor de mezcla de ciclo único). [1]
El tamaño máximo de caché L2 por chip se incrementó de 4 a 6 MB, y la asociatividad L2 aumentó de 16 a 24 vías. También existen versiones reducidas con 3 MB L2, que se denominan comúnmente Penryn-3M y Wolfdale-3M, así como Yorkfield-6M, respectivamente. La versión de un solo núcleo de Penryn, que aquí se indica como Penryn-L, no es un modelo independiente como Merom-L, sino una versión del modelo Penryn-3M con un solo núcleo activo.
Los procesadores de la microarquitectura Core se pueden clasificar por número de núcleos, tamaño de caché y socket; cada combinación de estos tiene un nombre de código único y un código de producto que se utiliza en varias marcas. Por ejemplo, el nombre de código "Allendale" con código de producto 80557 tiene dos núcleos, 2 MB de caché L2 y utiliza el socket 775 de escritorio, pero se ha comercializado como Celeron, Pentium, Core 2 y Xeon, cada uno con diferentes conjuntos de características habilitadas. La mayoría de los procesadores móviles y de escritorio vienen en dos variantes que difieren en el tamaño de la caché L2, pero la cantidad específica de caché L2 en un producto también se puede reducir deshabilitando partes en el momento de la producción. Wolfdale-DP y todos los procesadores de cuatro núcleos, excepto Dunnington QC, son módulos multichip que combinan dos matrices. Para los procesadores de 65 nm, el mismo código de producto puede ser compartido por procesadores con matrices diferentes, pero la información específica sobre cuál se utiliza se puede derivar de la versión.
En el modelo 23 (cpuid 01067xh), Intel comenzó a comercializar steppings con caché L2 completa (6 MB) y reducida (3 MB) al mismo tiempo, y les dio valores de cpuid idénticos. Todos los steppings tienen las nuevas instrucciones SSE4.1 . Stepping C1/M1 fue una versión de corrección de errores de C0/M0 específicamente para procesadores de cuatro núcleos y solo se usó en ellos. Stepping E0/R0 agrega dos nuevas instrucciones (XSAVE/XRSTOR) y reemplaza todos los steppings anteriores.
En los procesadores móviles, el paso C0/M0 solo se utiliza en la plataforma Intel Mobile 965 Express ( actualización de Santa Rosa ), mientras que el paso E0/R0 es compatible con la plataforma posterior Intel Mobile 4 Express ( Montevina ).
El modelo 29 stepping A1 (cpuid 106d1h) agrega un caché L3 así como seis núcleos en lugar de los dos habituales, lo que genera un tamaño de chip inusualmente grande de 503 mm2 . [ 2] A febrero de 2008, sólo había encontrado su lugar en la serie Xeon 7400 de gama alta ( Dunnington ).