El POWER4 es un microprocesador desarrollado por International Business Machines (IBM) que implementó las arquitecturas de conjunto de instrucciones PowerPC y PowerPC AS de 64 bits . Lanzado en 2001, el POWER4 sucedió a los microprocesadores POWER3 y RS64 , permitiendo que los modelos RS/6000 y eServer iSeries de servidores AS/400 se ejecutaran en el mismo procesador, como un paso hacia la convergencia de las dos líneas. El POWER4 era un microprocesador multinúcleo , con dos núcleos en un solo chip, el primer microprocesador no integrado en hacerlo. [1] El chip POWER4 fue el primer chip multiprocesador disponible comercialmente. [2] El POWER4 original tenía una velocidad de reloj de 1,1 y 1,3 GHz, mientras que una versión mejorada, el POWER4+, alcanzó una velocidad de reloj de 1,9 GHz. El PowerPC 970 es un derivado del POWER4.
El POWER4 tiene una caché L2 unificada, dividida en tres partes iguales. Cada uno tiene su propio controlador L2 independiente que puede alimentar 32 bytes de datos por ciclo. [ se necesita aclaración ] La unidad de interfaz central (CIU) conecta cada controlador L2 al caché de datos o al caché de instrucciones en cualquiera de los dos procesadores. La unidad no almacenable en caché (NC) es responsable de manejar las funciones de serialización de instrucciones y realizar cualquier operación que no se pueda almacenar en caché en la topología de almacenamiento. Hay un controlador de caché L3, pero la memoria real está fuera del chip. El controlador de bus GX controla las comunicaciones del dispositivo de E/S y hay dos buses GX de 4 bytes de ancho, uno entrante y otro saliente. El controlador Fabric es el controlador maestro para la red de buses, controlando las comunicaciones para los controladores L1/L2, las comunicaciones entre los chips POWER4 {4 vías, 8 vías, 16 vías, 32 vías} y los MCM POWER4. Se proporciona seguimiento y depuración, utilizado para la captura de datos del primer fallo. También hay una función de autoprueba incorporada (BIST) y una unidad de monitoreo del rendimiento (PMU). Se admite el reinicio de encendido (POR).
El POWER4 implementa una microarquitectura superescalar mediante ejecución especulativa fuera de orden de alta frecuencia utilizando ocho unidades de ejecución independientes. Son: dos unidades de punto flotante (FP1-2), dos unidades de almacenamiento de carga (LD1-2), dos unidades de punto fijo (FX1-2), una unidad de rama (BR) y una unidad de registro condicional ( CR). Estas unidades de ejecución pueden completar hasta ocho operaciones por reloj (sin incluir las unidades BR y CR):
Las etapas del pipeline son:
El POWER4 también vino en una configuración que utiliza un módulo multichip (MCM) que contiene cuatro matrices POWER4 en un solo paquete, con hasta 128 MB de caché ECC L3 compartida por MCM.
El POWER4+, lanzado en 2003, era una versión mejorada del POWER4 que funcionaba hasta 1,9 GHz. [3] Contenía 184 millones de transistores, medía 267 mm 2 y estaba fabricado en un proceso SOI CMOS de 0,13 µm con ocho capas de interconexión de cobre.