El POWER2 , originalmente llamado RIOS2 , es un procesador diseñado por IBM que implementó la arquitectura del conjunto de instrucciones POWER . El POWER2 fue el sucesor del POWER1 , debutando en septiembre de 1993 dentro de los sistemas RS/6000 de IBM . Cuando se presentó, el POWER2 era el microprocesador más rápido, superando al Alpha 21064. Cuando se presentó el Alpha 21064A en 1993, el POWER2 perdió el liderazgo y pasó a ser segundo. IBM afirmó que el rendimiento de un POWER2 de 62,5 MHz era de 73,3 SPECint92 y 134,6 SPECfp92.
El compilador GCC de código abierto eliminó el soporte para POWER1 (RIOS) y POWER2 (RIOS2) en la versión 4.5. [1]
Las mejoras con respecto al POWER1 incluían mejoras en la arquitectura del conjunto de instrucciones POWER (que consistía en nuevas instrucciones de usuario y de sistema y otras características relacionadas con el sistema), velocidades de reloj más altas (de 55 a 71,5 MHz), una unidad de punto fijo adicional y una unidad de punto flotante , una caché de instrucciones más grande de 32 KB y una caché de datos más grande de 128 o 256 KB. El POWER2 era un diseño de varios chips que constaba de seis u ocho circuitos integrados semipersonalizados, dependiendo de la cantidad de caché de datos (la configuración de 256 KB requería ocho chips). La partición del diseño era idéntica a la del POWER1: un chip de unidad de caché de instrucciones, un chip de unidad de punto fijo, un chip de unidad de punto flotante, un chip de unidad de control de almacenamiento y dos o cuatro chips de unidad de caché de datos.
La configuración de ocho chips contiene un total de 23 millones de transistores y un área total de chip de 1215 mm 2 . Los chips son fabricados por IBM en su proceso CMOS de 0,72 μm, [2] que presenta una longitud de canal efectiva de 0,45 μm; y una capa de polisilicio y cuatro capas de interconexión de metal. [3] Los chips están empaquetados en un módulo multichip cerámico (MCM) que mide 64 mm por 64 mm.
En mayo de 1994 se introdujo una versión mejorada del POWER2 optimizada para el procesamiento de transacciones , denominada POWER2+. Las cargas de trabajo de procesamiento de transacciones se beneficiaron de la adición de una caché L2 con capacidades de 512 KB, 1 MB y 2 MB. Esta caché se implementó fuera del paquete con SRAM de ráfaga estándar de la industria. La caché se conectaba al POWER2+ a través de un bus de 64 (para sistemas de gama baja) o de 128 bits (para sistemas de gama alta). La caché se asignaba directamente , tenía un tamaño de línea de 128 bytes y era de escritura simultánea . Las etiquetas de la caché estaban contenidas en el chip de la unidad de control de almacenamiento. El POWER2+ tiene un bus de memoria más estrecho de 64 o 128 bits y una caché de datos más pequeña de 64 o 128 KB. Como hay menos caché, los chips de la unidad de caché de datos son más pequeños como resultado, y el chip de la unidad de control de almacenamiento revisado también es más pequeño. Un objetivo de la configuración de seis chips era reducir costos y, por lo tanto, los chips están empaquetados en un paquete de conexión de bola de soldadura (SBC) en lugar de un MCM.
El POWER2 Super Chip (P2SC) se lanzó en octubre de 1996 [4] como sucesor del POWER2. Era una implementación en un solo chip del POWER2 de ocho chips, que integraba 15 millones de transistores en una matriz de 335 mm2 fabricada con el proceso CMOS-6S de cinco capas de metal de 0,29 μm de IBM. La primera versión funcionaba a 120 o 135 MHz, casi el doble de rápido que el POWER2 a 71,5 MHz, con los buses de memoria y E/S funcionando a la mitad de velocidad para soportar la mayor frecuencia de reloj. IBM afirmó que el rendimiento de esta versión era de 5,5 SPECint95_base y 14,5 SPECfp95_base. En el Microprocessor Forum de octubre de 1997 se anunció una pieza más rápida de 160 MHz fabricada con el proceso CMOS-6S2 de 0,25 μm.
El P2SC no era una copia completa del POWER2, las capacidades del caché de datos L1 y del búfer de traducción de datos (TLB) se redujeron a la mitad, a 128 KB y 256 entradas, respectivamente, y una característica raramente utilizada que bloqueaba las entradas en el TLB no se implementó para poder adaptar el diseño original a una sola matriz.
El P2SC fue reemplazado por el POWER3 como el microprocesador insignia de IBM en la línea RS/6000 en 1998. Un uso notable del P2SC fue la supercomputadora IBM Deep Blue de 30 nodos que venció al campeón mundial Garry Kasparov en ajedrez en 1997. Sin embargo, las capacidades de juego de ajedrez de la computadora fueron el resultado de su sistema experto que se ejecutaba en chips VLSI personalizados , en lugar de los P2SC.