Los ASIC estructurados son una tecnología intermedia entre los ASIC y los FPGA , que ofrecen un alto rendimiento, una característica de los ASIC, y un bajo coste de NRE , una característica de los FPGA. El uso de ASIC estructurados permite introducir productos rápidamente en el mercado, tener un coste menor y diseñarlos con facilidad.
En un FPGA, las interconexiones y los bloques lógicos son programables después de la fabricación , lo que ofrece una gran flexibilidad de diseño y facilidad de depuración en la creación de prototipos. Sin embargo, la capacidad de los FPGA para implementar circuitos grandes es limitada, tanto en tamaño como en velocidad, debido a la complejidad del enrutamiento programable y al espacio significativo ocupado por elementos de programación, por ejemplo, SRAM , MUX . Por otro lado, el flujo de diseño de ASIC es costoso. Cada diseño diferente necesita un conjunto completo de máscaras diferente. El ASIC estructurado es una solución entre estos dos. Básicamente tiene la misma estructura que un FPGA, pero es programable por máscara en lugar de programable en campo, al configurar una o varias capas de vías entre capas de metal. Cada bit de configuración de SRAM se puede reemplazar por una opción de poner una vía o no entre los contactos de metal.
Varios proveedores comerciales han presentado productos ASIC estructurados. Tienen una amplia gama de posibilidades de configuración, desde una sola capa de vías hasta 6 capas de metal y 6 capas de vías. Hardcopy-II de Altera y Nextreme de eASIC son ejemplos de ASIC estructurados comerciales.
Véase también
Referencias
- Chun Hok Ho et al. - " FPGA de punto flotante: arquitectura y modelado "
- Chun Hok Ho et al. - " FPGA HÍBRIDO DE DOMINIO ESPECÍFICO: ARQUITECTURA Y APLICACIONES DE PUNTA FLOTANTE "
- Steve Wilton et al. - " Una estructura FPGA integrada orientada a rutas de datos y sintetizable "
- Steve Wilton et al. - " Una estructura FPGA integrada, orientada a rutas de datos y sintetizable para aplicaciones de depuración de silicio "
- Andy Ye y Jonathan Rose - " Uso de conexiones basadas en bus para mejorar la densidad de matrices de puertas programables en campo para implementar circuitos de rutas de datos "
- Ian Kuon, Aaron Egier y Jonathan Rose - " Diseño, maquetación y verificación de un FPGA utilizando herramientas automatizadas "
- Ian Kuon, Russell Tessier y Jonathan Rose - " Arquitectura FPGA: estudio y desafíos "
- Ian Kuon y Jonathan Rose - " Medición de la brecha entre los FPGA y los ASIC "
- Stephane Badel y Elizabeth J. Brauer - " Implementación de una red ASIC estructurada utilizando celdas MCML diferenciales programables por vía "
- Kanupriya Gulati, Nikhil Jayakumar y Sunil P. Khatri - " Un enfoque de diseño de ASIC estructurado utilizando lógica de transistores de paso "
- Hee Kong Phoon, Matthew Yap y Chuan Khye Chai: " Un diseño de arquitectura altamente compatible para una migración óptima de FPGA a ASIC estructurado "
- Yajun Ran y Malgorzata Marek-Sadowska - " Diseño de bloques lógicos configurables por vía para una red regular "
- R. Reed Taylor y Herman Schrnit - " Creación de un ASIC estructurado que tenga en cuenta la potencia "
- Jennifer L. Wong, Farinaz Kourshanfar y Miodrag Potkonjak - " ASIC flexible: enmascaramiento compartido para procesadores de múltiples medios "
Enlaces externos: eda.ee.ucla.edu/EE201A-04Spring/ASICslides.ppt
