Una comprobación de las reglas de diseño (DRC) exitosa garantiza que el diseño se ajuste a las reglas diseñadas/requeridas para una fabricación sin fallas. Sin embargo, no garantiza que realmente represente el circuito que desea fabricar. Aquí es donde se utiliza una comprobación LVS.
La necesidad de tales programas fue reconocida relativamente temprano en la historia de los CI, y los programas para realizar esta comparación fueron escritos ya en 1975. [1] Estos primeros programas operaban principalmente en el nivel de isomorfismo de grafos , verificando si el esquema y el diseño eran realmente idénticos. Con el advenimiento de la lógica digital, esto era demasiado restrictivo, ya que exactamente la misma función se puede implementar de muchas maneras diferentes (y no isomórficas). Por lo tanto, LVS se ha ampliado con la verificación de equivalencia formal , que verifica si dos circuitos realizan exactamente la misma función sin exigir isomorfismo. [2]
Controlar
El software de verificación LVS reconoce las formas dibujadas del diseño que representan los componentes eléctricos del circuito, así como las conexiones entre ellos. El software "LVS" compara esta lista de conexiones con la lista de conexiones de un esquema o diagrama de circuito similar .
La comprobación de LVS implica seguir tres pasos:
Extracción: El programa de software toma un archivo de base de datos que contiene todas las capas dibujadas para representar el circuito durante el diseño. Luego ejecuta la base de datos a través de muchas operaciones lógicas basadas en áreas para determinar los componentes semiconductores representados en el dibujo por sus capas de construcción. Las operaciones lógicas basadas en áreas utilizan áreas poligonales como entradas y generan áreas poligonales de salida a partir de estas operaciones. Estas operaciones se utilizan para definir las capas de reconocimiento de dispositivos, los terminales de estos dispositivos, los conductores de cableado y las estructuras de vías, y las ubicaciones de los pines (también conocidos como puntos de conexión jerárquicos). Las capas que forman los dispositivos pueden tener varias mediciones realizadas y estas mediciones pueden estar asociadas a estos dispositivos. Las capas que representan un cableado "bueno" (conductores) generalmente están hechas de metales y se denominan metales. Las conexiones verticales entre estas capas a menudo se denominan vías.
Reducción: durante la reducción, el software combina los componentes extraídos en combinaciones en serie y en paralelo, si es posible, y genera una representación en forma de lista de conexiones de la base de datos de diseño. Se realiza una reducción similar en la lista de conexiones del esquema "fuente".
Comparación: la lista de conexiones extraída del diseño se compara luego con la lista de conexiones extraída del esquema del circuito. Si las dos listas de conexiones coinciden, el circuito pasa la verificación LVS. En este punto, se dice que está "limpio LVS". (Matemáticamente, las listas de conexiones del diseño y del esquema se comparan realizando una verificación de isomorfismo de grafos para ver si son equivalentes).
En la mayoría de los casos, el diseño no pasa la prueba LVS la primera vez, por lo que el ingeniero de diseño debe examinar los informes del software LVS y realizar cambios en el diseño. Los errores típicos que se encuentran durante la prueba LVS incluyen:
Cortocircuito: Dos o más cables que no debían estar conectados se han separado y deben separarse.
Aperturas: cables o componentes que deberían estar conectados quedan colgando o parcialmente conectados. Para solucionar este problema, es necesario conectarlos correctamente.
Desajustes de componentes: se han utilizado componentes de un tipo incorrecto (por ejemplo, un dispositivo MOS de Vt bajo en lugar de un dispositivo MOS de Vt estándar)
Componentes faltantes: se ha omitido un componente esperado del diseño.
Error de coincidencia de parámetros: los componentes de la lista de conexiones pueden contener propiedades. La herramienta LVS se puede configurar para comparar estas propiedades con una tolerancia deseada. Si no se cumple esta tolerancia, se considera que la ejecución de LVS tiene un error de propiedad. Es posible que un parámetro que se verifique no coincida exactamente, pero puede pasar si la tolerancia de la herramienta lvs lo permite. (ejemplo: si una resistencia en un esquema tenía una resistencia de 1000 (ohmios) y la lista de conexiones extraída tenía una resistencia coincidente con una resistencia de 997 (ohmios) y la tolerancia se estableció en 2 %, entonces este parámetro del dispositivo pasaría porque 997 está dentro del 2 % de 1000 (997 es el 99,7 % de 1000, que está dentro del rango del 98 % al 102 % del error de tolerancia aceptable de +-2 %))
^ Baird, HS; Cho, YE (1975). Un sistema de verificación de diseño artístico. Actas de la 12.ª Conferencia de Automatización del Diseño. IEEE Press. págs. 414–420.
^ Fabio Somenzi y Andreas Kuehlmann, Comprobación de equivalencia , capítulo 4 (volumen 2) de Electronic Design Automation For Integrated Circuits Handbook , de Lavagno, Martin y Scheffer, ISBN 0-8493-3096-3
