Lógica terminada en serie de stubs

Stub Series Terminated Logic ( SSTL ) es un grupo de estándares eléctricos para controlar líneas de transmisión que se utilizan comúnmente con módulos de memoria y circuitos integrados de memoria DDR basados ​​en DRAM . SSTL está diseñado principalmente para controlar los módulos SDRAM DDR (velocidad de datos doble) que se utilizan en la memoria de la computadora ; sin embargo, también se utiliza en otras aplicaciones, en particular algunas PHY PCI Express y otros dispositivos de alta velocidad. ^[1]

Se definen cuatro niveles de voltaje para SSTL:

• SSTL_3, 3,3 V, definido en EIA/JESD8-8 1996
• SSTL_2, 2,5 V, definido en EIA/JESD8-9B 2002, utilizado en DDR entre otras cosas.
• SSTL_18, 1,8 V, definido en EIA/JESD8-15A, utilizado en DDR2 entre otras cosas.
• SSTL_15, 1,5 V, utilizado en DDR3 entre otras cosas.

SSTL_3 utiliza una referencia de 0,45 * VDDQ (1,5 V). SSTL_2 y SSTL_18 hacen referencia a un voltaje que es exactamente VDDQ / 2 (1,25 V y 0,9 V respectivamente). ^[2]

SSTL_3 y SSTL_2 admiten dos clases de terminación (carga de 50 ohmios o 25 ohmios). SSTL_18 solo admite una (carga de 25 ohmios).

Véase también

• Lógica de transceptores de alta velocidad (HSTL)

Referencias

1. Jaci Chang Consideraciones de diseño para el subsistema de memoria DDR3 . Jedex, 2004, pág. 4. http://www.jedex.org/images/pdf/samsung%20-%20jaci_chang.pdf
2. Tom Granberg Manual de técnicas digitales para diseño digital de alta velocidad . Pearson Education, 2004, pág. 160-161.

Enlaces externos

Enlaces a la página de inicio de JEDEC; requiere inicio de sesión (gratuito):

• Estándar JEDEC SSTL_2 (JESD8-9B)
• Estándar JEDEC SSTL_18 (JESD8-15A)