El z14 es un microprocesador fabricado por IBM para sus computadoras centrales z14 , anunciado el 17 de julio de 2017. [2] [4] Fabricado en la planta de fabricación de GlobalFoundries en East Fishkill, Nueva York . [1] IBM afirmó que es el microprocesador más rápido del mundo por velocidad de reloj de 5,2 GHz, [2] con un rendimiento por núcleo un 10% mayor y un 30% para todo el chip en comparación con su predecesor, el z13 . [5]
El chip de la Unidad Procesadora (chip PU) tiene un área de 696 mm 2 (25,3 × 27,5 mm) y consta de 6,1 mil millones de transistores . [3] Se fabrica utilizando silicio FinFET de 14 nm de GlobalFoundries en un proceso de fabricación de aislante , utilizando 17 capas de metal y soportando velocidades de 5,2 GHz , que es más alta que su predecesor, el z13. [3] El chip PU tiene 10 núcleos, pero puede tener entre 7 y 10 núcleos (o "unidades de procesador" en el lenguaje de IBM) habilitados según la configuración. Los núcleos z14 admiten subprocesos múltiples simultáneos bidireccionales para más aplicaciones que las disponibles anteriormente.
El chip PU está empaquetado en un módulo de un solo chip, que es el mismo que su predecesor, pero a diferencia de los diseños anteriores que se montaban en grandes módulos de múltiples chips . Un cajón de computadora consta de seis chips PU y un chip Controlador de almacenamiento (SC) que contiene el caché L4. [3]
Los núcleos implementan la arquitectura CISC z/ con una canalización superescalar fuera de servicio . Lo nuevo en z14 es un coprocesador criptográfico , llamado CPACF, adjunto a cada núcleo, que se utiliza para la generación de números aleatorios , hash , cifrado , descifrado y compresión. Otras mejoras incluyen una optimización de la canalización del núcleo, duplicación de las cachés en el chip, mejor predicción de bifurcaciones , un nuevo motor SIMD de aritmética decimal diseñado para impulsar el código COBOL y PL/I , una "instalación de almacenamiento protegida" que ayuda a las aplicaciones Java durante la recolección de basura. y otras mejoras que aumentan el rendimiento de los núcleos en comparación con sus predecesores. [3]
La canalización de instrucciones tiene una cola de instrucciones que puede recuperar 6 instrucciones por ciclo; y emitir hasta 10 instrucciones por ciclo. Cada núcleo tiene un caché de instrucciones L1 privado de 128 KB , un caché de datos L1 privado de 128 KB, un caché de instrucciones L2 privado de 2 MB y un caché de datos L2 privado de 4 MB. Además, hay una caché L3 compartida de 128 MB implementada en eDRAM . [3]
El chip z14 tiene un controlador de memoria RAM DDR4 multicanal integrado que admite una configuración similar a RAID para recuperarse de fallas de memoria. El z14 también incluye dos buses GX y dos nuevos controladores PCIe Gen 3 para acceder a periféricos y adaptadores de canal host. [3] Los chips PU tienen tres buses X para comunicaciones con tres chips PU vecinos y el chip SC.
Un cajón de cálculo consta de dos grupos. Cada grupo comprende dos o tres chips de PU. Los dos clústeres comparten un único chip controlador de almacenamiento (chip SC). Aunque cada chip PU tiene 128 MB de caché L3 compartido por los 10 núcleos y otras instalaciones internas, el chip SC agrega 672 MB de caché eDRAM L4 externo compartido por los seis chips PU en el cajón. Los chips SC también manejan las comunicaciones entre los conjuntos de tres PU en el cajón, así como las comunicaciones entre cajones utilizando el A-Bus. El chip SC se fabrica con el mismo proceso de 14 nm que los chips z14 PU, tiene 17 capas de metal, mide de manera similar 25,3 × 27,5 mm (696 mm 2 ), pero consta de 9,7 mil millones de transistores debido a la cantidad de memoria L4 y funciona a la mitad. la frecuencia de reloj del chip PU. [3]
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