El z14 es un microprocesador fabricado por IBM para sus computadoras mainframe z14 , anunciado el 17 de julio de 2017. [2] [4] Fabricado en la planta de fabricación de GlobalFoundries en East Fishkill, Nueva York . [1] IBM declaró que es el microprocesador más rápido del mundo por frecuencia de reloj a 5,2 GHz, [2] con un aumento del 10% en el rendimiento por núcleo y del 30% para todo el chip en comparación con su predecesor, el z13 . [5]
El chip de la unidad de procesamiento (chip PU) tiene un área de 696 mm 2 (25,3 × 27,5 mm) y consta de 6,1 mil millones de transistores . [3] Se fabrica utilizando el proceso de fabricación de silicio sobre aislante FinFET de 14 nm de GlobalFoundries , utilizando 17 capas de metal y admitiendo velocidades de 5,2 GHz , que es más alta que su predecesor, el z13. [3] El chip PU tiene 10 núcleos, pero puede tener entre 7 y 10 núcleos (o "unidades de procesamiento" en la jerga de IBM) habilitados según la configuración. Los núcleos z14 admiten subprocesos múltiples simultáneos bidireccionales para más aplicaciones de las disponibles anteriormente.
El chip PU está empaquetado en un módulo de un solo chip, que es el mismo que su predecesor, pero se aleja de los diseños anteriores que se montaban en grandes módulos de varios chips . Un cajón de computadora consta de seis chips PU y un chip controlador de almacenamiento (SC) que contiene la caché L4. [3]
Los núcleos implementan la arquitectura CISC z/Architecture con una secuencia de comandos superescalar y fuera de orden . Una novedad de z14 es un coprocesador criptográfico , llamado CPACF, conectado a cada núcleo, que se utiliza para la generación de números aleatorios , el hash , el cifrado y descifrado y la compresión. Otras mejoras incluyen una optimización de la secuencia de comandos del núcleo, duplicando las cachés en el chip, una mejor predicción de bifurcaciones , un nuevo motor SIMD de aritmética decimal diseñado para potenciar el código COBOL y PL/I , una "instalación de almacenamiento protegida" que ayuda a las aplicaciones Java durante la recolección de basura y otras mejoras que aumentan el rendimiento de los núcleos en comparación con sus predecesores. [3]
La secuencia de instrucciones tiene una cola de instrucciones que puede obtener 6 instrucciones por ciclo y emitir hasta 10 instrucciones por ciclo. Cada núcleo tiene una caché de instrucciones L1 privada de 128 KB , una caché de datos L1 privada de 128 KB, una caché de instrucciones L2 privada de 2 MB y una caché de datos L2 privada de 4 MB. Además, hay una caché L3 compartida de 128 MB implementada en eDRAM . [3]
El chip z14 tiene un controlador de memoria RAM DDR4 multicanal integrado que admite una configuración similar a RAID para recuperarse de fallas de memoria. El z14 también incluye dos buses GX , así como dos nuevos controladores PCIe Gen 3 para acceder a adaptadores de canal host y periféricos. [3] Los chips PU tienen tres buses X para comunicaciones con tres chips PU vecinos y el chip SC.
Un cajón de cómputo consta de dos clústeres. Cada clúster comprende dos o tres chips PU. Los dos clústeres comparten un solo chip controlador de almacenamiento (chip SC). Aunque cada chip PU tiene 128 MB de caché L3 compartido por los 10 núcleos y otras funciones integradas, el chip SC agrega 672 MB de caché L4 eDRAM externa compartida por los seis chips PU en el cajón. Los chips SC también manejan las comunicaciones entre los conjuntos de tres PU en el cajón, así como las comunicaciones entre cajones utilizando el A-Bus. El chip SC se fabrica en el mismo proceso de 14 nm que los chips PU z14, tiene 17 capas de metal, mide de manera similar 25,3 × 27,5 mm (696 mm 2 ), pero consta de 9,7 mil millones de transistores debido a la cantidad de memoria L4 y funciona a la mitad de la frecuencia de reloj del chip PU. [3]
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