El IBM A2 es un núcleo de procesador Power ISA de 64 bits con capacidad multinúcleo masiva y multiproceso de código abierto diseñado por IBM utilizando la especificación Power ISA v.2.06 . Las versiones de procesadores basados en el núcleo A2 van desde una versión de 2,3 GHz con 16 núcleos que consume 65 W hasta una versión menos potente de cuatro núcleos, que consume 20 W a 1,4 GHz.
El núcleo A2 es un núcleo de procesador diseñado para personalización y uso integrado en sistemas en dispositivos con chip, y fue desarrollado siguiendo los diseños de procesadores de consolas de juegos de IBM , el procesador Xbox 360 y el procesador Cell para PlayStation 3 . [1]
A2I es un núcleo multiproceso simultáneo de 4 vías que implementa la especificación de plataforma integrada Power ISA v.2.06 Libro III-E [2] de 64 bits con soporte para las funciones de hipervisor integrado . Fue diseñado para implementaciones con muchos núcleos y centrándose en un alto rendimiento y muchos subprocesos simultáneos. A2I fue escrito en VHDL . [3]
El núcleo tiene 4 × 32 registros de propósito general (GPR) de 64 bits con soporte completo para ordenamiento de bytes little y big endian, caché de instrucciones y datos de 16 KB+16 KB y es capaz de subprocesos múltiples de cuatro vías.
Tiene una unidad de predicción de ramas (BPU) de grano fino con ocho tablas de historial de ramas de 1024 entradas. Las cachés L1 son una caché de datos asociativa de conjuntos de 8 vías de 16 KB y una caché de instrucciones de 16 KB asociativa de conjuntos de 4 vías. Ejecuta una canalización en orden simple capaz de emitir dos instrucciones por ciclo; uno a la unidad lógica aritmética (ALU) de 6 etapas y otro a la unidad de ejecución auxiliar opcional (AXU).
Incluye una unidad de gestión de memoria pero no una unidad de punto flotante (FPU). Estas instalaciones son manejadas por AXU, que admite cualquier cantidad de macros estandarizadas o personalizadas, como unidades de punto flotante, unidades vectoriales, DSP, aceleradores de medios y otras unidades con conjuntos de instrucciones y registros que no forman parte de Power ISA. El núcleo tiene una unidad de interfaz del sistema que se utiliza para conectarse a otros núcleos integrados, con una interfaz de 256 bits para escritura de datos y una interfaz de 128 bits para instrucciones y lectura de datos a máxima velocidad del núcleo.
El A2O es una versión un poco más moderna, escrita en Verilog , [4] utilizando Power ISA v.2.07 Libro III-E. [5] Está optimizado para el rendimiento de un solo núcleo y diseñado para alcanzar 3 GHz con tecnología de proceso de 45 nm. El A2O se diferencia de su hermano en que solo tiene cachés L1 de instrucciones y datos de 32+32 kB de subprocesos múltiples bidireccionales y es capaz de ejecutarse fuera de orden .
Cuando se lanzó A2O, ningún producto real lo había utilizado.
En la segunda mitad de 2020, IBM lanzó los núcleos A2I y A2O bajo una licencia Creative Commons y publicó el código VHDL y Verilog en GitHub . [1] [6] La intención era agregarlos a las ofertas de núcleos de procesador abiertos y gratuitos de la OpenPOWER Foundation . [7] [8] Como A2 fue diseñado en 2010, A2I y A2O no cumplen con Power ISA 3.0 o 3.1, que es obligatorio para los núcleos OpenPOWER. El deseo de IBM es que los núcleos se actualicen para que cumplan con la versión más reciente de ISA.
El PowerEN (Power Edge of Network), o el " procesador de velocidad de cable ", está diseñado como un híbrido entre procesadores de red normales , que realizan conmutación y enrutamiento , y un procesador de servidor típico, que manipula y empaqueta datos. Fue revelado el 8 de febrero de 2010 en ISSCC 2010 .
Cada chip utiliza el núcleo A2I y tiene 8 MB de caché , así como una multitud de motores para tareas específicas además de los procesadores de propósito general, como XML , criptografía , compresión y aceleradores de expresión regular , cada uno con sus propias MMU, cuatro Ethernet de 10 Gigabit. Puertos y dos carriles PCIe . Se pueden vincular hasta cuatro chips en un sistema SMP sin ningún chip de soporte adicional. Según Charlie Johnson, arquitecto jefe de IBM, [9] los chips son extremadamente complejos y utilizan 1,43 mil millones de transistores en un tamaño de matriz de 428 mm² fabricados mediante un proceso de 45 nm .
El procesador Blue Gene/Q es un chip de 18 núcleos que utiliza el núcleo A2I que funciona a 1,6 GHz con características especiales para cambio rápido de contexto de subprocesos, unidad de punto flotante SIMD cuádruple , red de chip a chip toroidal 5D y E/S externa de 2 GB/s. o. Los núcleos están vinculados mediante un interruptor de barra transversal a la mitad de la velocidad del núcleo a una caché eDRAM L2 de 32 MB . La caché L2 tiene múltiples versiones y admite memoria transaccional y ejecución especulativa . Un chip Blue Gene/Q tiene dos controladores de memoria DDR3 que funcionan a 1,33 GHz y admiten hasta 16 GB de RAM. [10] [11]
Utiliza 16 núcleos para informática y un núcleo para servicios del sistema operativo. Este núcleo número 17 se encargará de las interrupciones , las E/S asíncronas , el control de flujo MPI y la funcionalidad RAS . El núcleo 18 se utiliza como repuesto en caso de que uno de los otros núcleos sufra daños permanentes (por ejemplo, en la fabricación) pero se detenga en funcionamiento. El chip Blue Gene/Q se fabrica con el proceso SOI de cobre de IBM a 45 nm, ofrecerá un rendimiento máximo de 204,8 GFLOPS a 1,6 GHz y consume aproximadamente 55 vatios. El chip tiene un tamaño de matriz de 19×19 mm (359,5 mm²) y utiliza 1,47 mil millones de transistores.