En electrónica , un latch-up es un tipo de cortocircuito que puede ocurrir en un circuito integrado (CI). Más específicamente, es la creación involuntaria de una ruta de baja impedancia entre los rieles de alimentación de un circuito MOSFET , lo que desencadena una estructura parásita que altera el funcionamiento adecuado de la pieza, posiblemente incluso provocando su destrucción debido a una sobrecorriente . Se requiere un ciclo de energía para corregir esta situación.
La estructura parásita suele ser equivalente a un tiristor (o SCR ), una estructura PNPN que actúa como un transistor PNP y uno NPN apilados uno al lado del otro. Durante un latch-up, cuando uno de los transistores conduce, el otro también comienza a conducir. Ambos se mantienen mutuamente en saturación mientras la estructura esté polarizada en directa y fluya algo de corriente a través de ella, lo que generalmente significa hasta que se produce un corte de energía. La estructura parásita SCR se forma como parte del par de transistores PMOS y NMOS en forma de tótem en los controladores de salida de las puertas.
El bloqueo no tiene por qué ocurrir entre los rieles de alimentación; puede ocurrir en cualquier lugar donde exista la estructura parásita requerida. Una causa común de bloqueo es un pico de voltaje positivo o negativo en un pin de entrada o salida de un chip digital que excede el voltaje del riel en más de una caída de diodo. Otra causa es que el voltaje de suministro exceda el valor nominal máximo absoluto, a menudo debido a un pico transitorio en la fuente de alimentación. Esto conduce a una avería en una unión interna . Esto sucede con frecuencia en circuitos que utilizan múltiples voltajes de suministro que no aparecen en la secuencia requerida al encenderse, lo que lleva a voltajes en las líneas de datos que exceden el valor nominal de entrada de piezas que aún no han alcanzado un voltaje de suministro nominal. Los bloqueos también pueden ser causados por un evento de descarga electrostática .
Otra causa común de bloqueos es la radiación ionizante , lo que la convierte en un problema importante en productos electrónicos diseñados para aplicaciones espaciales (o de gran altitud). Un bloqueo de un solo evento es un bloqueo causado por una alteración de un solo evento , generalmente iones pesados o protones de rayos cósmicos o erupciones solares. [1] [2] El bloqueo de un solo evento (SEL) se puede eliminar por completo mediante varias técnicas de fabricación, como parte del endurecimiento por radiación . [3]
Las interferencias de microondas de alta potencia también pueden provocar bloqueos. [4]
Tanto los circuitos integrados CMOS como los circuitos integrados TTL son más susceptibles al enganche a temperaturas más altas. [5]
Todos los circuitos integrados CMOS tienen rutas de enclavamiento, pero existen varias técnicas de diseño que reducen la susceptibilidad al enclavamiento. [6] [7] [8]
En la tecnología CMOS, hay una serie de transistores de unión bipolar intrínsecos. En los procesos CMOS, estos transistores pueden crear problemas cuando la combinación de pozo n/pozo p y sustrato da como resultado la formación de estructuras npnp parásitas. La activación de estos dispositivos similares a tiristores conduce a un cortocircuito en las líneas Vdd y GND, lo que generalmente resulta en la destrucción del chip o en una falla del sistema que solo se puede resolver apagando el dispositivo. [9]
Considere la estructura de pozo n de la primera figura. La estructura npnp está formada por la fuente del NMOS, el sustrato p, el pozo n y la fuente del PMOS. También se muestra un circuito equivalente. Cuando uno de los dos transistores bipolares se polariza directamente (debido a la corriente que fluye a través del pozo o sustrato), alimenta la base del otro transistor. Esta retroalimentación positiva aumenta la corriente hasta que el circuito falla o se quema.
La invención de la técnica, ahora estándar en la industria, para evitar el bloqueo del CMOS fue realizada por la compañía Hughes Aircraft en 1977. [10]
Es posible diseñar chips resistentes al latch-up añadiendo una capa de óxido aislante (llamada trinchera ) que rodee tanto los transistores NMOS como los PMOS. Esto rompe la estructura parásita del rectificador controlado por silicio (SCR) entre estos transistores. Estas piezas son importantes en los casos en los que no se puede garantizar la secuenciación adecuada de la energía y las señales, como en los dispositivos de intercambio en caliente .
Los dispositivos fabricados en capas epitaxiales ligeramente dopadas cultivadas sobre sustratos muy dopados también son menos susceptibles al enganche. La capa muy dopada actúa como un sumidero de corriente donde los portadores minoritarios en exceso pueden recombinarse rápidamente. [11]
La mayoría de los dispositivos de silicio sobre aislante son inherentemente resistentes al enganche. [12] El enganche es la conexión de baja resistencia entre la tina [ aclaración necesaria ] y los rieles de suministro de energía.
Además, para evitar el latch, se coloca una conexión de derivación independiente para cada transistor. Pero esto aumentará el tamaño del dispositivo, por lo que las fábricas dejan un espacio mínimo para colocar una derivación, por ejemplo, 10 μm en tecnología de 130 nm. [ Aclaración necesaria ]