Un divisor de memoria es una relación que se utiliza para determinar la frecuencia de reloj de funcionamiento de la memoria de la computadora de acuerdo con la frecuencia del bus frontal (FSB), si el sistema de memoria depende de la velocidad de reloj del FSB. Junto con los tiempos de latencia de la memoria , los divisores de memoria se utilizan ampliamente en el overclocking de subsistemas de memoria para encontrar estados de memoria de trabajo estables a frecuencias FSB más altas. La relación entre DRAM y FSB se conoce comúnmente como "relación DRAM:FSB".
Los divisores de memoria solo se aplican a aquellos chipsets en los que la velocidad de la memoria depende de las velocidades del FSB. Algunos chipsets como nVidia 680i tienen carriles de memoria y FSB separados, por lo que el reloj de la memoria y el reloj del FSB son asincrónicos y no se utilizan divisores de memoria en esos casos. Configurar las velocidades de la memoria y hacer overclocking de los sistemas de memoria en dichos chipsets son cuestiones diferentes que no utilizan divisores de memoria. Este artículo solo se aplica a aquellos chipsets en los que el reloj de la memoria depende del reloj del FSB.
Los divisores de memoria permiten que la memoria del sistema funcione más lenta o más rápida que la velocidad real del FSB (bus frontal). Lo ideal es que el bus frontal y la memoria del sistema funcionen a la misma velocidad de reloj porque el FSB conecta la memoria del sistema a la CPU, pero a veces se desea que el FSB y la memoria del sistema funcionen a diferentes velocidades de reloj. Es posible que el FSB y el reloj de la memoria funcionen a diferentes velocidades de reloj, dentro de ciertos límites de la placa base y el chipset correspondiente . Por lo tanto, existen configuraciones denominadas divisor de memoria o configuraciones FSB/DRAM que se expresan en una "proporción" que controla la diferencia en la velocidad del reloj de la memoria y la velocidad del FSB.
Las placas base de gama básica no suelen disponer de divisores de memoria que se puedan cambiar, y estos son gestionados por el controlador de memoria (si el chipset admite divisores de memoria). Las placas base de gama alta destinadas al overclocking ofrecen la posibilidad de cambiar los divisores de memoria (si el chipset admite divisores de memoria). Sin embargo, en ciertos chipsets no se utilizan divisores de memoria, porque en esos sistemas la velocidad de la memoria es independiente de la velocidad del FSB.
Por lo general, (Divisor de memoria) × ( Frecuencia del bus frontal ) proporciona el reloj del bus de E/S de la memoria. El reloj de la memoria determina la frecuencia operativa final o la velocidad de reloj efectiva del sistema de memoria según los tipos de DRAM (DDR, DDR2 y DDR3 SDRAM).
De forma predeterminada, la velocidad del FSB y la memoria suelen estar configuradas en una proporción de 1:1, lo que significa que al aumentar la velocidad del FSB (mediante overclocking ) se aumenta la velocidad de la memoria en la misma cantidad. Normalmente, la memoria del sistema no está diseñada para el overclocking y, por lo tanto, es posible que no pueda soportar el nivel de overclocking que puede lograr el procesador o la placa base. El divisor de memoria permite a los usuarios mitigar este problema al reducir el aumento de velocidad de la memoria en relación con el del FSB y el procesador.
Supongamos que un sistema informático tiene memoria DDR, un divisor de memoria de 1:1, un FSB que funciona a 200 MHz y un multiplicador de CPU de 10x. Entonces, el reloj de memoria base funcionará a (Divisor de memoria) × (FSB) = 1 × 200 = 200 MHz y el reloj de memoria efectivo sería de 400 MHz, ya que es un sistema DDR ("DDR" significa Double Data Rate; la velocidad de reloj de memoria efectiva es el doble de la velocidad de reloj real). La CPU funcionará a 10 × 200 MHz = 2,0 GHz. Al utilizar una frecuencia de bus de E/S de 200 MHz, varios tipos de DRAM funcionarán como:
DDR SDRAM a 400 MHz (DDR-400 o PC-3200) DDR2 SDRAM a 800 MHz (DDR2-800 o PC2-6400) DDR3 SDRAM a 1600 MHz (DDR3-1600 o PC3-12800)
Ahora supongamos que hacemos overclocking del FSB a 250 MHz para que la CPU funcione a 10 × 250 MHz = 2,5 GHz y el reloj de la memoria funcione a 250 MHz (Divisor de memoria × FSB). Dado que se utiliza RAM DDR-400, el reloj de memoria efectivo (Frecuencia de memoria real) será de 500 MHz. Una SDRAM DDR-400 normal no funcionará a 500 MHz, ya que está diseñada para funcionar a 400 MHz y el sistema se volverá inestable. Pero una CPU moderna (que tenga potencial de overclocking) puede funcionar a 2,5 GHz (incluso si está diseñada para funcionar a 2 GHz) sin problemas sin dar ningún problema de estabilidad. Para seguir ejecutando la CPU overclockeada a 2,5 GHz o incluso a velocidades más altas (al aumentar el FSB), necesitamos reducir la velocidad del reloj de la memoria para lograr un sistema estable. Para ello, si reducimos la relación DRAM:FSB a, por ejemplo, 4:5, la velocidad de reloj de la memoria resultante es (4/5) × 250 MHz = 200 MHz, lo que da como resultado una velocidad de reloj efectiva de 400 MHz en DDR-400. Por lo tanto, podemos operar con una CPU overclockeada estable a 2,5 GHz desde 2 GHz sin aumentar la velocidad de reloj de la memoria efectiva.
1. ¿Qué es el divisor de memoria
? 2. Conceptos importantes de overclocking