En el diseño de circuitos integrados , el diseño de redes eléctricas es el análisis y diseño de redes de conductores en chips que distribuyen energía eléctrica en un chip. Como en toda ingeniería, esto implica concesiones: la red debe tener un rendimiento adecuado, ser lo suficientemente confiable, pero no debe utilizar más recursos de los necesarios.
La red de distribución de energía distribuye la energía y los voltajes de tierra desde las ubicaciones de las almohadillas a todos los dispositivos en un diseño. La reducción de las dimensiones de los dispositivos , las frecuencias de conmutación más rápidas y el aumento del consumo de energía en tecnologías de submicrometría profunda hacen que fluyan grandes corrientes de conmutación en las redes de energía y tierra que degradan el rendimiento y la confiabilidad. Una red de distribución de energía robusta es esencial para garantizar el funcionamiento confiable de los circuitos en un chip. La verificación de la integridad de la fuente de alimentación es una preocupación crítica en los diseños de alto rendimiento.
Debido a la resistencia de las interconexiones que constituyen la red, hay una caída de voltaje a través de la red, comúnmente conocida como la caída IR . El paquete suministra corrientes a las almohadillas de la red eléctrica ya sea por medio de cables de paquete en chips de conexión por cable o a través de matrices de protuberancias C4 en la tecnología de chip invertido . Aunque la resistencia del paquete es bastante pequeña, la inductancia de los cables de paquete es significativa, lo que provoca una caída de voltaje en las ubicaciones de las almohadillas debido a la corriente variable en el tiempo que consumen los dispositivos en la matriz. Esta caída de voltaje se conoce como la caída di/dt . Por lo tanto, el voltaje observado en los dispositivos es el voltaje de suministro menos la caída IR y la caída di/dt.
Las caídas de tensión excesivas en la red eléctrica reducen las velocidades de conmutación y los márgenes de ruido de los circuitos, e inyectan ruido que puede provocar fallos funcionales . Las densidades de corriente media elevadas provocan un desgaste indeseable de los cables metálicos debido a la electromigración (EM). Por tanto, el reto en el diseño de una red de distribución eléctrica consiste en conseguir una excelente regulación de la tensión en los puntos de consumo a pesar de las amplias fluctuaciones de la demanda de energía en el chip, y en construir una red de este tipo utilizando el mínimo área de las capas metálicas. Estos problemas son importantes en los chips de alto rendimiento, como los microprocesadores , ya que se deben distribuir grandes cantidades de energía a través de una jerarquía de muchas capas metálicas. Una red de distribución eléctrica robusta es vital para cumplir las garantías de rendimiento y asegurar un funcionamiento fiable.
La capacitancia entre las redes de distribución de energía y tierra, conocida como capacitores de desacoplamiento o decaps , actúa como almacenamiento de carga local y es útil para mitigar la caída de voltaje en los puntos de suministro. La capacitancia parásita entre los cables metálicos de las líneas de suministro, la capacitancia del dispositivo de los dispositivos no conmutados y la capacitancia entre el pozo N y el sustrato, ocurren como capacitancia de desacoplamiento implícita en una red de distribución de energía. Desafortunadamente, esta capacitancia de desacoplamiento implícita a veces no es suficiente para restringir la caída de voltaje dentro de límites seguros y los diseñadores a menudo tienen que agregar estructuras de capacitancia de desacoplamiento explícitas intencionales en el chip en ubicaciones estratégicas. Estas capacitancias de desacoplamiento agregadas explícitamente no son gratuitas y aumentan el área y el consumo de energía de fuga del chip. La resistencia de interconexión parásita , la capacitancia de desacoplamiento y la inductancia de paquete/interconexión forman un circuito RLC complejo que tiene su propia frecuencia de resonancia. Si la frecuencia de resonancia se encuentra cerca de la frecuencia de operación del diseño, pueden desarrollarse grandes caídas de voltaje en la red.
El quid de la cuestión en el diseño de una red eléctrica es que existen muchas incógnitas hasta el final del ciclo de diseño. Sin embargo, las decisiones sobre la estructura, el tamaño y el diseño de la red eléctrica deben tomarse en etapas muy tempranas, cuando gran parte del diseño del chip ni siquiera ha comenzado. Desafortunadamente, la mayoría de las herramientas comerciales se centran en la verificación posterior al diseño de la red eléctrica, cuando el diseño del chip está completo y se conoce información detallada sobre los parásitos de las líneas de alimentación y de tierra y las corrientes que consumen los transistores. Los problemas de la red eléctrica que se detectan en esta etapa suelen ser muy difíciles o costosos de solucionar, por lo que las metodologías preferidas ayudan a diseñar una red eléctrica inicial y a perfeccionarla progresivamente en varias etapas de diseño.
Debido al aumento del consumo de energía y de las velocidades de conmutación de los microprocesadores modernos de alto rendimiento, los efectos di/dt se están convirtiendo en una preocupación creciente en los diseños de alta velocidad. La compuerta de reloj , que es un esquema preferido para la gestión de energía de los diseños de alto rendimiento, puede provocar picos rápidos en las demandas de corriente de los macrobloques y aumentar los efectos di/dt . Los diseñadores confían en las capacitancias parásitas en el chip y en los condensadores de desacoplamiento añadidos intencionalmente para contrarrestar las variaciones di/dt en el voltaje. Pero es necesario modelar con precisión la inductancia y la capacitancia del encapsulado y del chip y analizar la red con dichos modelos, ya que de lo contrario la cantidad de desacoplamiento que se debe añadir podría subestimarse o sobreestimarse. También es necesario mantener la eficiencia del análisis incluso cuando se incluyen estos modelos detallados.
Un problema crítico en el análisis de las redes eléctricas es el gran tamaño de la red (normalmente millones de nodos en un microprocesador de última generación). Simular todos los dispositivos no lineales en el chip junto con la red eléctrica es computacionalmente inviable. Para que el tamaño sea manejable, la simulación se realiza en dos pasos. Primero, se simulan los dispositivos no lineales suponiendo voltajes de suministro perfectos y se miden las corrientes que consumen los dispositivos. A continuación, estos dispositivos se modelan como fuentes de corriente independientes que varían en el tiempo para simular la red eléctrica y se miden las caídas de voltaje en los transistores. Dado que las caídas de voltaje son normalmente inferiores al 10% del voltaje de suministro de energía, el error incurrido al ignorar la interacción entre las corrientes del dispositivo y el voltaje de suministro es pequeño. Al realizar estos dos pasos, el problema del análisis de la red eléctrica se reduce a resolver una red lineal que sigue siendo bastante grande. Para reducir aún más el tamaño de la red, podemos aprovechar la jerarquía en los modelos de distribución de energía.
Las corrientes del circuito no son independientes debido a las correlaciones de señales entre bloques. Esto se soluciona derivando las entradas de los bloques individuales del chip a partir de los resultados de la simulación lógica utilizando un conjunto común de patrones de entrada para todo el chip. Una cuestión importante en el análisis de la red eléctrica es determinar cuáles deberían ser estos patrones de entrada. Para el análisis de caída de IR, se requieren patrones que produzcan corrientes instantáneas máximas, mientras que para fines de electromigración, son de interés los patrones que producen grandes corrientes sostenidas (promedio).
El análisis de la red eléctrica se puede clasificar en métodos dependientes del vector de entrada [1] [2] y métodos sin vector [3] . Los métodos dependientes del patrón del vector de entrada emplean técnicas de búsqueda para encontrar un conjunto de patrones de entrada que causan la peor caída en la red. Se han propuesto varios métodos en la literatura que utilizan algoritmos genéticos u otras técnicas de búsqueda para encontrar vectores o un patrón de vectores que maximicen la corriente total extraída de la red de suministro. Los métodos dependientes del patrón del vector de entrada son computacionalmente intensivos y se limitan a bloques de circuitos en lugar de análisis de chip completo. Además, estos métodos son inherentemente optimistas, subestimando la caída de voltaje y, por lo tanto, dejando pasar desapercibidos algunos de los problemas de ruido de suministro. Los métodos sin vector, por otro lado, apuntan a calcular un límite superior en la caída en el peor caso de una manera eficiente. Estos métodos tienen la ventaja de ser rápidos y conservadores, pero a veces son demasiado conservadores, lo que lleva a un sobrediseño. [4]
La mayor parte de la literatura sobre análisis de redes eléctricas se ocupa de la cuestión de calcular las peores caídas de tensión en la red eléctrica. La electromigración es un problema igualmente grave, pero se ataca con métodos casi idénticos. En lugar de la tensión en cada nodo, el análisis electromagnético calcula la corriente en cada rama y, en lugar de un límite de tensión, hay un límite de corriente por cable, en función de su capa y ancho.
Otras aplicaciones de circuitos integrados pueden utilizar solo una parte de los flujos mencionados aquí. Un diseñador de matrices de puertas o matrices de puertas programables en campo (FPGA), por ejemplo, solo realizará las etapas de diseño, ya que no se conoce el uso detallado de estas partes cuando se debe diseñar la fuente de alimentación. Del mismo modo, un usuario de FPGA o matrices de puertas solo utilizará la parte de análisis, ya que el diseño ya está fijado.