El ASIC estructurado es una tecnología intermedia entre ASIC y FPGA , que ofrece alto rendimiento, una característica de ASIC, y bajo costo NRE , una característica de FPGA. El uso de ASIC estructurado permite que los productos se introduzcan rápidamente en el mercado, tengan un costo menor y se diseñen con facilidad.
En una FPGA, las interconexiones y los bloques lógicos son programables después de la fabricación , lo que ofrece una alta flexibilidad de diseño y facilidad de depuración en la creación de prototipos. Sin embargo, la capacidad de los FPGA para implementar circuitos grandes es limitada, tanto en tamaño como en velocidad, debido a la complejidad del enrutamiento programable y al importante espacio ocupado por elementos de programación, por ejemplo, SRAM y MUX . Por otro lado, el flujo de diseño ASIC es caro. Cada diseño diferente necesita un conjunto completo de máscaras. El ASIC estructurado es una solución entre estos dos. Tiene básicamente la misma estructura que una FPGA, pero siendo programable por máscara en lugar de programable en campo, configurando una o varias vías entre capas metálicas. Cada bit de configuración SRAM se puede reemplazar con la opción de poner una vía o no entre los contactos metálicos.
Varios proveedores comerciales han introducido productos ASIC estructurados. Tienen una amplia gama de configurabilidad, desde una sola capa vía hasta 6 capas metálicas y 6 vía. Hardcopy-II de Altera y Nextreme de eASIC son ejemplos de ASIC estructurados comerciales.
Ver también
Referencias
- Chun Hok Ho et al. - " FPGA de Punto Flotante: Arquitectura y Modelado "
- Chun Hok Ho et al. - " FPGA HÍBRIDA DE DOMINIO ESPECÍFICO: ARQUITECTURA Y APLICACIONES DE PUNTO FLOTANTE "
- Steve Wilton y cols. - " Un tejido FPGA integrado sintetizable orientado a rutas de datos "
- Steve Wilton y cols. - " Un tejido FPGA integrado sintetizable orientado a rutas de datos para aplicaciones de depuración de silicio "
- Andy Ye y Jonathan Rose: " Uso de conexiones basadas en bus para mejorar la densidad de la matriz de puertas programables en campo para implementar circuitos de ruta de datos "
- Ian Kuon, Aaron Egier y Jonathan Rose - " Diseño, diseño y verificación de una FPGA utilizando herramientas automatizadas "
- Ian Kuon, Russell Tessier y Jonathan Rose - " Arquitectura FPGA: estudio y desafíos "
- Ian Kuon y Jonathan Rose - " Midiendo la brecha entre FPGA y ASIC "
- Stéphane Badel y Elizabeth J. Brauer - " Implementación de tejido ASIC estructurado mediante células MCML diferenciales programables "
- Kanupriya Gulati, Nikhil Jayakumar y Sunil P. Khatri: " Un enfoque de diseño ASIC estructurado que utiliza lógica de transistores de paso "
- Hee Kong Phoon, Matthew Yap y Chuan Khye Chai: " Un diseño de arquitectura altamente compatible para una migración óptima de FPGA a ASIC estructurado "
- Yajun Ran y Malgorzata Marek-Sadowska - " Diseño de bloques lógicos configurables vía para tejido normal "
- R. Reed Taylor y Herman Schrnit: " Creación de un ASIC estructurado con reconocimiento de potencia "
- Jennifer L. Wong, Farinaz Kourshanfar y Miodrag Potkonjak - " ASIC flexible: enmascaramiento compartido para múltiples procesadores de medios "
Enlaces externos: eda.ee.ucla.edu/EE201A-04Spring/ASICslides.ppt
