Ciclos por instrucción

El número promedio de ciclos de reloj por instrucción.

En arquitectura informática , los ciclos por instrucción (también conocidos como ciclos de reloj por instrucción , relojes por instrucción o CPI ) son un aspecto del rendimiento de un procesador : el número promedio de ciclos de reloj por instrucción para un programa o fragmento de programa. ^[1] Es el inverso multiplicativo de instrucciones por ciclo .

Definición

El promedio de Ciclos Por Instrucción en un proceso determinado ( CPI ) se define mediante el siguiente promedio ponderado :

${\displaystyle \mathrm {CPI} :={\frac {\Sigma _{i}(\mathrm {IC} _{i})(\mathrm {CC} _{i})}{\mathrm {IC} }}={\frac {\Sigma _{i}(\mathrm {IC} _{i}\cdot \mathrm {CC} _{i})}{\Sigma _{i}(\mathrm {IC} _{i})}}}$

¿Dónde está el número de instrucciones para un tipo de instrucción determinado , son los ciclos de reloj para ese tipo de instrucción y es el recuento total de instrucciones? La suma suma todos los tipos de instrucción para un proceso de evaluación comparativa determinado. ${\displaystyle \mathrm {IC} _{i}}$ ${\displaystyle i}$ ${\displaystyle \mathrm {CC} _{i}}$ ${\displaystyle \mathrm {IC} =\Sigma _{i}(\mathrm {IC} _{i})}$

Explicación

Supongamos un pipeline RISC clásico , con las siguientes cinco etapas:

1. Ciclo de búsqueda de instrucciones (IF).
2. Decodificación de instrucciones/ciclo de recuperación de registros (ID).
3. Ejecución/Ciclo de dirección efectiva (EX).
4. Acceso a memoria (MEM).
5. Ciclo de reescritura (WB).

Cada etapa requiere un ciclo de reloj y una instrucción pasa por las etapas secuencialmente. Sin canalización , en un procesador de ciclos múltiples , se recupera una nueva instrucción en la etapa 1 solo después de que la instrucción anterior finaliza en la etapa 5, por lo tanto, la cantidad de ciclos de reloj que se necesitan para ejecutar una instrucción es cinco (CPI = 5 > 1). En este caso se dice que el procesador es subescalar . Con la canalización, se obtiene una nueva instrucción en cada ciclo de reloj aprovechando el paralelismo a nivel de instrucción ; por lo tanto, dado que teóricamente se podrían tener cinco instrucciones en las cinco etapas de la canalización a la vez (una instrucción por etapa), una instrucción diferente completaría la etapa 5 en cada ciclo de reloj y en promedio el número de ciclos de reloj que se necesitan para ejecutar una instrucción es 1 (CPI = 1). En este caso se dice que el procesador es escalar .

Con un procesador de una sola unidad de ejecución , el mejor CPI alcanzable es 1. Sin embargo, con un procesador de múltiples unidades de ejecución, se pueden lograr valores de CPI aún mejores (CPI < 1). En este caso se dice que el procesador es superescalar . Para obtener mejores valores de IPC sin canalización, el número de unidades de ejecución debe ser mayor que el número de etapas. Por ejemplo, con seis unidades de ejecución, se obtienen seis nuevas instrucciones en la etapa 1 solo después de que las seis instrucciones anteriores finalizan en la etapa 5, por lo tanto, en promedio, el número de ciclos de reloj que se necesitan para ejecutar una instrucción es 5/6 (CPI = 5/ 6 < 1). Para obtener mejores valores de IPC con canalización, debe haber al menos dos unidades de ejecución. Por ejemplo, con dos unidades de ejecución, se obtienen dos nuevas instrucciones en cada ciclo de reloj aprovechando el paralelismo a nivel de instrucción; por lo tanto, dos instrucciones diferentes completarían la etapa 5 en cada ciclo de reloj y, en promedio, el número de ciclos de reloj necesarios para ejecutar una instrucción es 1/2 (IPC = 1/2 < 1).

Ejemplos

Ejemplo 1

Para MIPS de ciclos múltiples , existen cinco tipos de instrucciones:

• Carga (5 ciclos)
• Tienda (4 ciclos)
• Tipo R (4 ciclos)
• Rama (3 ciclos)
• Salto (3 ciclos)

Si un programa tiene:

• 50% instrucciones de carga
• 25% instrucciones de la tienda
• 15% instrucciones tipo R
• 8% instrucciones de sucursal
• 2% instrucciones de salto

entonces el IPC es:

${\displaystyle {\text{CPI}}={\frac {5\times 50+4\times 25+4\times 15+3\times 8+3\times 2}{100}}=4.4}$

Ejemplo 2

^[2] Se utilizó un procesador de 400 MHz para ejecutar un programa de referencia con la siguiente combinación de instrucciones y recuento de ciclos de reloj :

Determine el CPI efectivo, la tasa MIPS (millones de instrucciones por segundo) y el tiempo de ejecución para este programa.

${\displaystyle {\text{CPI}}={\frac {45000\times 1+32000\times 2+15000\times 2+8000\times 2}{100000}}={\frac {155000}{100000}}=1.55}$

${\displaystyle 400\,{\text{MHz}}=400,000,000\,{\text{Hz}}}$

desde: y ${\displaystyle {\text{MIPS}}\propto 1/{\text{CPI}}}$ ${\displaystyle {\text{MIPS}}\propto {\text{clock frequency}}}$

${\displaystyle {\text{Effective processor performance}}={\text{MIPS}}={\frac {\text{clock frequency}}{\text{CPI}}}\times {\frac {1}{\text{1 Million}}}}$ ${\displaystyle ={\frac {400,000,000}{1.55\times 1000000}}={\frac {400}{1.55}}=258\,{\text{MIPS}}}$

Por lo tanto:

${\displaystyle {\text{Execution time}}(T)={\text{CPI}}\times {\text{Instruction count}}\times {\text{clock time}}={\frac {{\text{CPI}}\times {\text{Instruction Count}}}{\text{frequency}}}}$ ${\displaystyle ={\frac {1.55\times 100000}{400\times 1000000}}={\frac {1.55}{4000}}=0.0003875\,{\text{sec}}=0.3875\,{\text{ms}}}$

Ver también

• Ciclo por segundo ( Hz )
• Instrucciones por ciclo (IPC)
• Instrucciones por segundo (IPS)
• Mito de los megahercios
• MIPS
• El artículo de referencia proporciona una introducción útil a la medición del rendimiento de las computadoras para aquellos lectores interesados ​​en el tema.

Referencias

1. Patterson, David A.; Hennessy, John L. (1994). Organización y diseño de computadoras: la interfaz hardware/software . ISBN 9781558602816.
2. Arquitectura informática avanzada por Kai Hwang, Capítulo 1, Problema de ejercicio 1.1